特許
J-GLOBAL ID：201103018656767855

半導体記憶装置の製造方法

発明者：
谷上 拓司

谷上 拓司 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 野河 信太郎
公報種別：特許公報
出願番号（国際出願番号）：特願平11-218971
公開番号（公開出願番号）：特開2001-044301
特許番号：特許第3602010号
出願日： 1999年08月02日
公開日（公表日）： 2001年02月16日
請求項（抜粋）：
【請求項1】(a)半導体基板上にトンネル酸化膜、下層フローティングゲートとなる第1導電膜、第1絶縁膜及び第2絶縁膜を順次形成し、これら第2絶縁膜、第1絶縁膜、第1導電膜及びトンネル酸化膜を、順次、所定の形状にパターニングし、(b)得られた半導体基板上全面に第3絶縁膜を形成して、前記パターニングされた第1導電膜間に第3絶縁膜を埋め込み、(c)該第3絶縁膜を前記第2絶縁膜が露出するまで後退させ、(d)前記第2絶縁膜を除去し、(e)前記第1絶縁膜を完全に除去するが、前記第3絶縁膜は完全に除去されず、第1絶縁膜近傍の角部からラウンドエッチされるように、前記第3絶縁膜を後退させながら前記第1絶縁膜を除去し、(f)前記第1導電膜及び第3絶縁膜上に、上層フローティングゲートとなる第2導電膜を形成し、(g)前記第2導電膜を第3絶縁膜が露出するまで平坦化し、(h)前記第2導電膜及び第3絶縁膜上に層間容量膜及びコントロールゲートとなる第3導電膜を形成し、これら第3導電膜、層間容量膜、第2導電膜、第1導電膜をパターニングして、半導体基板上にトンネル酸化膜を介してフローティングゲート、層間容量膜及びコントロールゲートを順次形成してなる半導体記憶装置の製造方法。
IPC (4件)：
H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
引用特許：
出願人引用 (9件)
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審査官引用 (4件)
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