特許
J-GLOBAL ID：201103084032736346
半導体装置の製造方法および半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
松本 洋一
公報種別：公開公報
出願番号（国際出願番号）：特願2009-199729
公開番号（公開出願番号）：特開2011-054618
出願日： 2009年08月31日
公開日（公表日）： 2011年03月17日
要約：
【課題】超接合構造を有する半導体装置で、耐圧低下を見込んで、目的の定格耐圧値よりも大幅に高い耐圧設計としなくても、高い耐圧良品率を確保することができ、単位面積オン抵抗を低くすることができ、チップサイズを縮小することができる半導体装置の製造方法を提供すること。【解決手段】pnカラムを形成した超接合構造領域に酸素、水素、窒素などのドナー化され得る元素をあらかじめ導入し、p型カラムの不純物量をn型カラムの不純物量よりも過剰に設定しておき、耐圧測定後、p型カラムとn型カラムの不純物量比がほぼ等しくなるように、前記酸素、水素、窒素などをドナー化させる。【選択図】 図5
請求項（抜粋）：
n型半導体基板の一方の主面上に、主面に垂直方向に形成される複数のn型カラムおよびp型カラムがそれぞれ主面に沿った方向に繰り返し並列配置される超接合構造を有するエピタキシャル層を多段エピタキシャル方式により形成する半導体装置の製造方法において、前記多段エピタキシャル方式が、前記n型半導体基板の一方の主面上にn型バッファ層となるエピタキシャル層を備えるエピタキシャル半導体基板に、n型イオンを全面にイオン注入する第一工程、所定のマスクをパターニング後、p型イオン注入層の平均不純物濃度がn型イオン注入層の平均不純物濃度より過剰になるようにp型イオン注入する第二工程、サーマルドナーとなる元素を導入する第三工程、ノンドープ層半導体層をエピタキシャル成長により形成する第四工程を備え、さらに前記第一工程以降前記第四工程までを一段目とし、所要の段数繰り返し積層し、積層された同型イオン注入層同士を相互に連結させて前記複数のn型カラムおよびp型カラムを形成した後、該n型カラムおよびp型カラムの表層に所要の半導体領域を形成する工程、該半導体領域の表面に接触する金属電極を形成して半導体素子耐圧を測定する工程、該半導体素子の測定耐圧に対応する前記n型カラムおよびp型カラムの不純物量比を求める工程、前記n型カラムおよびp型カラムの不純物量比をほぼ1.0にするために追加が必要なn型不純物濃度を求める工程、前記元素のドナー化熱処理条件を決める工程、該元素のドナー化熱処理条件を施す工程を有することを特徴とする半導体装置の製造方法。
IPC (5件)：
H01L 29/78
, H01L 21/336
, H01L 21/265
, H01L 29/06
, H01L 21/324
H01L29/78 652H
, H01L29/78 658E
, H01L29/78 658A
, H01L29/78 658L
, H01L21/265 F
, H01L21/265 602A
, H01L29/06 301D
, H01L29/06 301V
, H01L21/324 N
