特許
J-GLOBAL ID：201703008700195731

多層構成の薄膜トランジスタ及びその製造方法並びにアクティブマトリクス駆動ディスプレイ

発明者：
生田目 俊秀

生田目 俊秀 について

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塚越 一仁

塚越 一仁 について

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木津 たきお

木津 たきお について


出願人/特許権者：
国立研究開発法人物質・材料研究機構

国立研究開発法人物質・材料研究機構 について


公報種別：公開公報
出願番号（国際出願番号）：特願2015-126796
公開番号（公開出願番号）：特開2017-011173
出願日： 2015年06月24日
公開日（公表日）： 2017年01月12日
要約：
【課題】アクティブマトリクス駆動ディスプレイのピクセル毎のスイッチング素子等に好適な、小さな専有面積と優れたトランジスタ特性とを両立した薄膜トランジスタ及びその製造方法を提供する。 【解決手段】同一構成の薄膜トランジスタを、層間絶縁膜を介して基板上に順次形成していくことにより、3個以上の薄膜トランジスタが基板上に垂直方向に一体的に積層された多層構成の薄膜トランジスタが得られる。当該素子の上側からゲート電極、ソース電極及びドレイン電極用の導電体をそれぞれ基板に向かって伸ばすことで、各薄膜トランジスタのゲート電極、ソース電極、ドレイン電極を共通接続した端子を素子上部に設ける。これにより、見掛け上の移動度の大きな薄膜トランジスタが得られるので、小専有面積で大電流を出力できる。 【選択図】図2
請求項（抜粋）：
基板と、 前記基板上に、前記基板に垂直方向に層間絶縁層を介して一体的に積層された3個以上の薄膜トランジスタと、 前記複数の薄膜トランジスタ上に設けられ、前記複数の薄膜トランジスタのゲート電極、ソース電極及びドレイン電極に夫々接続されるゲート電極端子、ソース電極端子及びドレイン電極端子と を設けた、多層構成の薄膜トランジスタ。
IPC (3件)：
H01L 29/786 ,  H01L 21/336 ,  G09F 9/30
FI (8件)：
H01L29/78 626Z ,  H01L29/78 618B ,  H01L29/78 626C ,  H01L29/78 613Z ,  H01L29/78 616S ,  H01L29/78 617N ,  H01L29/78 617K ,  G09F9/30 338
Fターム (72件)：
5C094AA15 ,  5C094BA03 ,  5C094BA27 ,  5C094BA43 ,  5C094CA19 ,  5C094DA13 ,  5C094DB04 ,  5C094FA02 ,  5C094FB12 ,  5C094FB14 ,  5C094FB15 ,  5F110AA04 ,  5F110BB01 ,  5F110BB11 ,  5F110CC01 ,  5F110CC03 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD14 ,  5F110DD15 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE07 ,  5F110EE14 ,  5F110EE15 ,  5F110EE22 ,  5F110EE27 ,  5F110EE36 ,  5F110EE37 ,  5F110EE42 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110GG01 ,  5F110GG02 ,  5F110GG04 ,  5F110GG06 ,  5F110GG13 ,  5F110GG15 ,  5F110GG19 ,  5F110GG25 ,  5F110GG42 ,  5F110GG43 ,  5F110HK02 ,  5F110HK03 ,  5F110HK04 ,  5F110HK06 ,  5F110HK07 ,  5F110HK21 ,  5F110HK22 ,  5F110HK32 ,  5F110HL02 ,  5F110HL03 ,  5F110HL04 ,  5F110HL06 ,  5F110HL07 ,  5F110HL11 ,  5F110HL12 ,  5F110HL22 ,  5F110HL24 ,  5F110HM02 ,  5F110HM17 ,  5F110HM19 ,  5F110NN02 ,  5F110NN23 ,  5F110NN40 ,  5F110QQ09 ,  5F110QQ19
引用特許：
出願人引用 (10件)
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審査官引用 (10件)
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