特許
J-GLOBAL ID：201703010021053906
公称最小ピッチの非整数倍であるセル高さを有するスタンダードセル
発明者：
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出願人/特許権者：
代理人 (2件)：
池田 憲保
, 佐々木 敬
公報種別：公開公報
出願番号（国際出願番号）：特願2016-135834
公開番号（公開出願番号）：特開2016-189489
出願日： 2016年07月08日
公開日（公表日）： 2016年11月04日
要約：
【課題】公称最小ピッチの非整数倍であるセル高さを有するスタンダードセルを提供する。【解決手段】金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって、複数の金属線、および、複数の金属線下の複数のスタンダードセルを含む。複数の金属線は第一方向に沿って延伸し、複数の金属線は、公称最小ピッチの整数により、第一方向に垂直な第二方向で分離される。複数のスタンダードセルの少なくともひとつは、第二方向に沿ったセル高さを有し、セル高さは公称最小ピッチの非整数倍である。公称最小ピッチは複数の金属線の所定最小ルーティングピッチであると共に、所定半導体製造プロセスの1つ以上の特徴に従って決定される。【選択図】図1
請求項（抜粋）：
金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって、
第一方向に沿って延伸し、前記公称最小ピッチの整数倍により、前記第一方向に垂直な第二方向で分離される複数の金属線であって、前記公称最小ピッチは当該複数の金属線の所定最小ルーティングピッチであると共に、所定半導体製造プロセスの1つ以上の特徴に従って決定される、複数の金属線、および、
前記複数の金属線下に位置し、少なくともひとつが、前記第二方向に沿ったセル高さを有し、前記セル高さは、公称最小ピッチの非整数倍である複数のスタンダードセル、
を含み、
前記複数のスタンダードセルの少なくともひとつの入力/出力シグナルポートは、第一組の複数の仮想グリッド線と重複するように配置され、
前記複数の金属線は、第二組の前記複数の仮想グリッド線と重複するように配置され、
前記複数の仮想グリッド線は平行で、前記複数の仮想グリッド線の二個の隣接するラインは、前記公称最小ピッチにより分離されることを特徴とする集積回路。
IPC (1件)：
FI (2件)：
H01L21/82 B
, H01L21/82 C
5F064AA04
, 5F064BB03
, 5F064BB04
, 5F064BB05
, 5F064BB06
, 5F064BB07
, 5F064BB19
, 5F064BB26
, 5F064CC02
, 5F064CC07
, 5F064CC12
, 5F064DD05
, 5F064DD10
, 5F064DD25
, 5F064EE13
, 5F064EE22
, 5F064EE32
, 5F064EE47
, 5F064EE52
, 5F064GG03
, 5F064HH06
, 5F064HH12
