特許
J-GLOBAL ID：201703014066291650
プロセスウィンドウを最適化する方法
発明者：
,
出願人/特許権者：
代理人 (2件)：
稲葉 良幸
, 大貫 敏史
公報種別：公表公報
出願番号（国際出願番号）：特願2016-549131
公開番号（公開出願番号）：特表2017-505460
出願日： 2015年01月07日
公開日（公表日）： 2017年02月16日
要約：
【課題】半導体製造プロセスの性能を最適化する方法を提供する。【解決手段】本明細書では、基板上にパターンを処理することに関与するデバイス製造プロセスのためのコンピュータ実装欠陥予測方法が開示される。本方法は、パターンからプロセスウィンドウ制限パターン(PWLP)を識別することと、PWLPが処理される際に基にする処理パラメータを決定することと、処理パラメータを使用して、デバイス製造プロセスを用いてPWLPから生成される欠陥の存在、存在の確率、特徴、又はそれらの組み合わせを決定又は予測することと、を含む。【選択図】図5A
請求項（抜粋）：
基板上にパターンを処理することに関与するデバイス製造プロセスのためのコンピュータ実装欠陥決定又は予測方法であって、
前記パターンからプロセスウィンドウ制限パターン(PWLP)を識別すること、
前記プロセスウィンドウ制限パターンが処理される際に基にする処理パラメータを決定すること、及び、
前記処理パラメータを使用して、前記デバイス製造プロセスを用いて前記プロセスウィンドウ制限パターンから生成される欠陥の存在、存在の確率、特徴、又はそれらの組み合わせを決定又は予測すること、
を含む、方法。
IPC (1件)：
FI (1件)：
Fターム (21件)：
2H197AA05
, 2H197AA12
, 2H197AA29
, 2H197CA03
, 2H197CA06
, 2H197CA08
, 2H197CA09
, 2H197CA10
, 2H197DA02
, 2H197DB03
, 2H197DB06
, 2H197DB10
, 2H197DB11
, 2H197DC02
, 2H197DC16
, 2H197HA03
, 2H197HA05
, 2H197HA10
, 2H197JA17
, 2H197JA22
, 2H197JA24
