特許
J-GLOBAL ID：201703015129455638
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
工藤 実
公報種別：特許公報
出願番号（国際出願番号）：特願2012-283696
公開番号（公開出願番号）：特開2014-127601
特許番号：特許第6080544号
出願日： 2012年12月26日
公開日（公表日）： 2014年07月07日
請求項（抜粋）：
【請求項1】 DRAMのビット線配線層がビットコンタクトを介してMOSFETのゲート電極と接続するパターンを有する回路ブロック内に配置されたウェル電位拡散層と、
前記ウェル電位拡散層上に配置されたダミービットコンタクトとを具備し、
前記ダミービットコンタクトは、上層の配線層とは電気的に接続されていない素子である
半導体装置。
IPC (7件)：
H01L 21/8242 ( 200 6.01)
, H01L 27/108 ( 200 6.01)
, H01L 21/3205 ( 200 6.01)
, H01L 21/768 ( 200 6.01)
, H01L 23/522 ( 200 6.01)
, H01L 21/8234 ( 200 6.01)
, H01L 27/088 ( 200 6.01)
H01L 27/10 681 F
, H01L 27/10 621 C
, H01L 21/88 S
, H01L 27/08 102 H
, H01L 27/08 102 D
出願人引用 (8件)
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審査官引用 (2件)
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