特許
J-GLOBAL ID：201803005208459357

マルチ閾値PMOSトランジスタのための埋め込みSiGeプロセス

発明者：
ヨウン サン チョイ

ヨウン サン チョイ について

, 
デボラ ジェイ リレイ

デボラ ジェイ リレイ について


出願人/特許権者：
テキサス インスツルメンツ インコーポレイテッド

テキサス インスツルメンツ インコーポレイテッド について


代理人 (1件)： 片寄 恭三
公報種別：公表公報
出願番号（国際出願番号）：特願2018-512130
公開番号（公開出願番号）：特表2018-526831
出願日： 2016年09月06日
公開日（公表日）： 2018年09月13日
要約：
拡張部(210)及びポケット注入(212)を備え、SiGeソース及びドレイン(230)を備える第1のPMOSトランジスタ(205)を有し、拡張部を備えず、ポケット注入を備えず、SiGeソース及びドレイン(230)を備える第2のPMOSトランジスタ(215)を有する、集積回路及び方法の記載される例において、SiGeソース及びドレイン(230)から第1のPMOSトランジスタ(205)のゲートまでの距離(C2Gd)が、SiGeソース及びドレイン(230)から第2のPMOSトランジスタ(215)のゲートまでの距離(C2Gu)より大きく、第1のPMOSトランジスタ(205)のターンオン電圧が、第2のPMOSトランジスタ(215)のターンオン電圧より少なくとも50mV高い。
請求項（抜粋）：
集積回路であって、 ソース及びドレイン拡張部を備え、ポケットを備える第1のPMOSトランジスタであって、第1のSiGeキャビティからゲートまでの距離を備えるSiGeソース及びドレインを有する、前記第1のPMOSトランジスタ、及び ソース及びドレイン拡張部を備えず、ポケットを備えない第2のPMOSトランジスタであって、第2のSiGeキャビティからゲートまでの距離を備えるSiGeソース及びドレインを有する、前記第2のPMOSトランジスタ、 を含み、 前記第2のSiGeキャビティからゲートまでの距離が、前記第1のSiGeキャビティからゲートまでの距離より小さく、前記第2のPMOSトランジスタのターンオン電圧が、前記第1のPMOSトランジスタの前記ターンオン電圧より低い、 集積回路。
IPC (4件)：
H01L 21/823 ,  H01L 27/088 ,  H01L 21/336 ,  H01L 29/78
FI (3件)：
H01L27/088 B ,  H01L29/78 301H ,  H01L29/78 301C
Fターム (27件)：
5F048AC01 ,  5F048BB15 ,  5F048BB18 ,  5F048BC01 ,  5F048BC07 ,  5F048BC18 ,  5F048BD10 ,  5F048BG13 ,  5F048DA25 ,  5F048DA27 ,  5F140AB01 ,  5F140AC01 ,  5F140AC28 ,  5F140BC07 ,  5F140BG09 ,  5F140BG12 ,  5F140BG14 ,  5F140BH07 ,  5F140BH17 ,  5F140BH27 ,  5F140BH33 ,  5F140BK02 ,  5F140BK09 ,  5F140BK14 ,  5F140BK18 ,  5F140CB04 ,  5F140CB08
引用特許：
出願人引用 (9件)
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審査官引用 (9件)
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