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J-GLOBAL ID：200903066174304153

同期型半導体メモリ装置のデータ入力回路

Inventor：
李 禎 培

About 李 禎 培


Applicant, Patent owner：
三星電子株式会社

About 三星電子株式会社


Agent (1)： 萩原 誠
Gazette classification：公開公報
Application number (International application number)：1998068241
Publication number (International publication number)：1998269781
Application date： Mar. 18, 1998
Publication date： Oct. 09, 1998
Summary：
【要約】【課題】 速いデータ書込み動作を遂行できる同期型半導体メモリ装置のデータ入力回路を提供すること。【解決手段】 クロック信号またはデータストローブ信号によって、データストリングの奇数番目のデータと偶数番目のデータを貯蔵する一対のレジスタ202a,202bを備える。さらに、クロック信号またはデータストローブ信号の上昇エッジ、下降エッジに同期して、信号1つ当たり一対のデータを前記レジスタ202a,202bに貯蔵する。
Claim (excerpt)：
メモリセルアレイを持つ同期型半導体メモリ装置のデータ入力回路において、外部から印加されたデータストローブ信号の上昇エッジが検出される時、第1の内部ストローブ信号を発生し、外部から印加されたデータストローブ信号の下降エッジが検出される時、第2の内部ストローブ信号を発生するための第1のエッジ検出器と、外部から印加されたクロック信号の上昇エッジが検出される時、第1の内部クロック信号を発生し、外部から印加されたクロック信号の下降エッジが検出される時、第2の内部クロック信号を発生するための第2のエッジ検出器と、外部から印加された選択制御信号によって、前記第1のエッジ検出器の第1及び第2の内部ストローブ信号、または第2のエッジ検出器の第1及び第2の内部クロック信号のうち一つの信号を選択する選択回路と、前記選択された信号に同期して第1のレジスタに外部から印加されたデータストリングの奇数番目の信号を貯蔵し、さらには前記選択された信号に同期して第2のレジスタに外部から印加されたデータストリングの偶数番目の信号を貯蔵するためのレジスタ回路と、遅延されたクロック信号を発生させるため、第1の内部クロック信号を遅延させるための遅延回路と、前記遅延された信号に同期して前記第1のレジスタから前記メモリセルアレイに奇数番目のデータを書込み、さらには前記遅延された信号に同期して前記第2のレジスタから前記メモリセルアレイに偶数番目のデータを書込むためのデータ書込みドライバ回路とを備えることを特徴とする同期型半導体メモリ装置のデータ入力回路。
IPC (3)：
G11C 11/413 ,  G11C 11/409 ,  G11C 11/407
FI (3)：
G11C 11/34 J ,  G11C 11/34 354 P ,  G11C 11/34 362 S
Patent cited by the Patent：
Cited by applicant (13)
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Cited by examiner (3)
  • 半導体記憶装置
    Gazette classification：公開公報   Application number：特願平5-051914   Applicant：株式会社日立製作所
  • ダイナミック型RAM
    Gazette classification：公開公報   Application number：特願平6-337975   Applicant：株式会社日立製作所, 日立デバイスエンジニアリング株式会社
  • 半導体メモリ装置
    Gazette classification：公開公報   Application number：特願平4-067795   Applicant：日本電気株式会社

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