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J-GLOBAL ID：200903079081815292

集積回路上の多重レベル相互接続間の金属間誘電体を平坦化する方法

Inventor：
羅 吉進

About 羅 吉進


Applicant, Patent owner：
財団法人工業技術研究院

About 財団法人工業技術研究院


Agent (1)： 中村 稔 (外6名)
Gazette classification：公開公報
Application number (International application number)：1998075647
Publication number (International publication number)：1998289953
Application date： Mar. 24, 1998
Publication date： Oct. 27, 1998
Summary：
【要約】【課題】 ULSI回路上の多重レベル電気的相互接続のための平坦な金属間誘電体層(IMD)を製造する改良された方法を達成する。【解決手段】 本方法は金属ラインの形成と、その上に順応するPECVD酸化物の沈積とを含む。少なくとも4層からなる、最小構造サイズが 0.35 μmより大きい場合にはスピンオン硝子の、また 0.35 μmより小さい場合には低誘電定数ポリマの多重層を沈積させ、各層を沈積させる度に高温で長時間ベーキングして製品のバイアポイズニングの問題を最小にし、RC時間遅延を減少させることができる。SOG上にSiO2 を、または低kポリマ上にフッ素ドープシリコン硝子(FSG)を沈積させた後に、層を部分的に化学/機械的に研磨して所望のより大域的な平坦なIMDを得る。これにより、現在の技術では達成が困難なSOGまたはポリマのポリッシュバックの必要性を排除する。
Claim (excerpt)：
低誘電定数絶縁体を有する多重レベル金属相互接続をサブストレート上に製造する方法において、a.上記サブストレート内に、及び上記サブストレート上に半導体デバイスを有する半導体サブストレートを準備するステップと、b.第1の絶縁層を上記デバイス上に沈積させ、上記第1の絶縁層内に上記デバイスに電気的に接触させるための接点開口を設けるステップと、c.金属障壁層を上記絶縁層上に、及び上記接点開口内に形成するステップと、d.上記デバイスに接触させるための第1の導電層を上記接点開口内に沈積させるステップと、e.上記第1の導電層、及び上記金属障壁層をパターン化して上記デバイスのための相互接続として第1の金属ラインを形成させるステップと、f.第2の絶縁層を上記パターン化された第1の導電層上に沈積させるステップと、g.少なくとも4つの層からなるスピンオン硝子(SOG)多重層を沈積させ、上記多重層の各層をスピンコーティングの後にベーキングし、それによって上記第1の金属ライン上に本質的に平坦な表面を形成させるステップと、h.上記スピンオン硝子多重層を硬化させるステップと、i.第3の絶縁層を上記スピンオン硝子多重層上に沈積させ、上記第3の絶縁層を部分的に化学/機械的にポリッシュバックしてより大域的な平坦な表面を形成させるステップと、j.上記第3の絶縁層、上記スピンオン硝子多重層、及び上記第2の絶縁層を通して上記第1の金属ラインまでバイアホールをエッチングするステップと、k.第4の絶縁層を沈積させ、異方的にプラズマエッチバックして上記バイアホールの側壁上に側壁スペーサを形成させるステップと、l.第2の導電層を上記第3の絶縁層上に、及び上記バイアホール内に沈積させるステップと、m.上記第2の導電層をパターン化して次のレベルの金属相互接続を形成させるステップと、を備えていることを特徴とする方法。
IPC (2)：
H01L 21/768 ,  H01L 21/316
FI (3)：
H01L 21/90 J ,  H01L 21/316 M ,  H01L 21/90 A
Patent cited by the Patent：
Cited by examiner (12)
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