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J-GLOBAL ID:200903081239684993

薄膜トランジスタ及びその形成方法

Inventor:
Applicant, Patent owner:
Agent (1): 杉村 興作 (外1名)
Gazette classification:公表公報
Application number (International application number):2001519497
Publication number (International publication number):2003508899
Application date: Aug. 23, 2000
Publication date: Mar. 04, 2003
Summary:
【要約】薄膜トランジスタを形成する方法は、下側の透明層(42a)と上側の不透明層(42b)とを具えている第1電極層(42)を透明基板(40)の上に設ける工程を含む。第1電極層を透明層(42a)の縁部領域が不透明層(42b)の縁部領域を越えて延在する第1電極パターンを規定すべくパターン化する。トランジスタのチャネル領域を規定する半導体層(16)及びゲート絶縁層(18)を具えているトランジスタ本体領域を第1電極パターン(42)の上に設ける。透明の第2電極層(46)も設ける。ネガのホトレジスト(70)を基板(40)を経て露光し第1電極パターン(42)の不透明層(42b)によって遮られるネガのレジスト層(70)の領域が未露光のまま残るようにする。これらの領域及び下にある第2電極層(46)を除去して、第1電極パターンの不透明層(42b)とほぼ整合する第2電極パターンを規定する。この方法はトップ又はボトムゲートTFT用に用いることができソース/ドレインとゲートとの間にオーバラップ部分を有する自己整合のゲート構体を提供するため半導体本体の追加の処理工程が不要になる。
Claim (excerpt):
透明基板の上に、下側の透明層と上側の不透明層とから成る第1電極層を設ける工程と; 前記透明層の縁部領域が前記不透明層の縁部領域を越えて延在する第1電極パターンを規定すベく前記第1電極層をパターン化する工程と; 薄膜トランジスタのチャネル領域を規定する半導体層及びゲート絶縁層を具えているトランジスタ本体を設ける工程と; 透明の第2電極層を設ける工程と; 該第2電極層の上にネガのレジスト層を設ける工程と; 前記第1電極パターンの前記不透明層により陰でおおわれる前記ネガのレジスト層の領域が未露光のままとなるように、前記基板を経て前記ネガのレジスト層を露光する工程と; 前記未露光のネガのレジスト層及びその下に位置する部分の前記第2電極層を除去して、前記第1電極パターンの不透明層とほぼ整合する第2電極パターンを規定する工程と;を含むことを特徴とする薄膜トランジスタの形成方法。
IPC (3):
H01L 21/336 ,  G02F 1/1368 ,  H01L 29/786
FI (4):
G02F 1/1368 ,  H01L 29/78 616 N ,  H01L 29/78 616 J ,  H01L 29/78 627 C
F-Term (41):
2H092JA24 ,  2H092JA38 ,  2H092JA40 ,  2H092JA42 ,  2H092JA44 ,  2H092MA16 ,  2H092MA17 ,  2H092NA27 ,  5F110AA16 ,  5F110AA30 ,  5F110BB01 ,  5F110CC03 ,  5F110CC05 ,  5F110CC07 ,  5F110DD02 ,  5F110EE01 ,  5F110EE04 ,  5F110EE07 ,  5F110EE14 ,  5F110EE43 ,  5F110EE44 ,  5F110FF02 ,  5F110FF03 ,  5F110GG02 ,  5F110GG14 ,  5F110GG15 ,  5F110HK01 ,  5F110HK03 ,  5F110HK04 ,  5F110HK05 ,  5F110HK07 ,  5F110HK09 ,  5F110HK14 ,  5F110HK16 ,  5F110HK25 ,  5F110HM03 ,  5F110HM13 ,  5F110NN12 ,  5F110PP03 ,  5F110QQ05 ,  5F110QQ12
Patent cited by the Patent:
Cited by examiner (13)
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