特許
J-GLOBAL ID：200903003748771969

半導体メモリ

発明者：
泉 達雄

泉 達雄 について

, 
上垣内 岳司

上垣内 岳司 について

, 
高橋 真也

高橋 真也 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2007-222783
公開番号（公開出願番号）：特開2009-054956
出願日： 2007年08月29日
公開日（公表日）： 2009年03月12日
要約：
【課題】メモリセルの微細化と信頼性の向上とを図る。【解決手段】本発明の例に係る半導体メモリは、アクティブエリアAA1,AA2,・・・と素子分離エリアとが第1方向に交互に配置される周期構造を備え、第1方向の最端部からn(nは奇数)番目のアクティブエリアAAnとn+1番目のアクティブエリアAAn+1とは、第1方向に直交する第2方向の最端部において互いに結合され、閉ループ構造を構成している。【選択図】図2
請求項（抜粋）：
アクティブエリアと素子分離エリアとが第1方向に交互に配置される周期構造を具備し、前記第1方向の最端部からn(nは奇数)番目のアクティブエリアとn+1番目のアクティブエリアとは、前記第1方向に直交する第2方向の最端部において互いに結合され、閉ループ構造を構成していることを特徴とする半導体メモリ。
IPC (6件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 27/10 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/76
FI (4件)：
H01L27/10 434 ,  H01L27/10 481 ,  H01L29/78 371 ,  H01L21/76 L
Fターム (48件)：
5F032AA34 ,  5F032AA54 ,  5F032AA67 ,  5F032AA77 ,  5F032AA79 ,  5F032BA01 ,  5F032BA02 ,  5F032BA08 ,  5F032CA17 ,  5F032DA23 ,  5F032DA25 ,  5F032DA33 ,  5F032DA78 ,  5F083EP02 ,  5F083EP18 ,  5F083EP23 ,  5F083EP27 ,  5F083EP33 ,  5F083EP34 ,  5F083EP55 ,  5F083EP76 ,  5F083GA09 ,  5F083GA24 ,  5F083JA03 ,  5F083JA35 ,  5F083JA53 ,  5F083LA25 ,  5F083NA01 ,  5F083NA06 ,  5F083PR07 ,  5F083PR09 ,  5F083PR40 ,  5F083PR43 ,  5F083PR53 ,  5F083ZA07 ,  5F083ZA23 ,  5F083ZA28 ,  5F101BA29 ,  5F101BA36 ,  5F101BA45 ,  5F101BB05 ,  5F101BB17 ,  5F101BD02 ,  5F101BD22 ,  5F101BD34 ,  5F101BD35 ,  5F101BD36 ,  5F101BH21
引用特許：
出願人引用 (3件) 審査官引用 (6件)
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