特許
J-GLOBAL ID：200903011782846920

積層型半導体装置及びその製造方法並びにマザーボード及びマザーボードの製造方法

発明者：
杉山 拓也

杉山 拓也 について

, 
十楚 博行

十楚 博行 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 原 謙三
公報種別：公開公報
出願番号（国際出願番号）：特願2001-332584
公開番号（公開出願番号）：特開2003-133519
出願日： 2001年10月30日
公開日（公表日）： 2003年05月09日
要約：
【要約】【課題】 簡易な方法で積層基板間の隙間を制御することより、外部接続端子の接合部分における、熱が印加されたり機械的応力が印加されたときの信頼性及び放熱性の向上を図り得る積層型半導体装置及びその製造方法を提供する。【解決手段】 積層型半導体装置は、裏面ランド部8a及び表面ランド部8bを有する配線基板2に半導体チップ3を実装して樹脂封止した半導体装置1...を、裏面ランド部8aに搭載される半田ボール10により複数個積層してなる。各半導体装置1...には、配線基板2の半導体チップ搭載側裏面における相対する樹脂封止部4の対向位置に半田ボール10よりも低いダミーバンプ12...が形成されている。
請求項（抜粋）：
外部接続端子を有する配線基板に半導体チップを実装して樹脂封止した半導体装置を、外部接続端子に搭載される半田ボールにより複数個積層した積層型半導体装置において、上記各半導体装置には、配線基板の半導体チップ搭載側裏面における相対する半導体チップ又は樹脂封止部の対向位置に半田ボールよりも低いダミーバンプが形成されていることを特徴とする積層型半導体装置。
IPC (6件)：
H01L 25/10 ,  H01L 23/12 501 ,  H01L 25/11 ,  H01L 25/18 ,  H05K 1/18 ,  H05K 3/34 505
FI (4件)：
H01L 23/12 501 W ,  H05K 1/18 J ,  H05K 3/34 505 C ,  H01L 25/14 Z
Fターム (22件)：
5E319AA03 ,  5E319AA07 ,  5E319AB05 ,  5E319AC01 ,  5E319AC17 ,  5E319AC20 ,  5E319BB05 ,  5E319CC33 ,  5E319CD29 ,  5E319GG11 ,  5E336AA04 ,  5E336AA13 ,  5E336BB01 ,  5E336BC28 ,  5E336BC34 ,  5E336CC32 ,  5E336CC44 ,  5E336CC55 ,  5E336EE03 ,  5E336GG03 ,  5E336GG10 ,  5E336GG14
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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