特許
J-GLOBAL ID：200903026632496804
SDRAMコアと論理回路を単一チップ上に混載した半導体集積回路装置およびSDRAMコアのテスト方法
発明者：
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出願人/特許権者：
代理人 (1件)：
宮田 金雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-086600
公開番号（公開出願番号）：特開平10-283777
出願日： 1997年04月04日
公開日（公表日）： 1998年10月23日
要約：
【要約】【課題】 SDRAMと論理回路とを単一チップ上に混載した半導体集積回路装置を得ることである。【解決手段】 汎用のSDRAMコアに外部から入力される外部制御信号を内部制御信号にデコードする機能を有するSDRAMコントローラを備える。
請求項（抜粋）：
論理回路とシンクロナス・ダイナミック・ランダム・アクセス・メモリとが単一の半導体チップに集積された半導体集積回路装置であって、前記論理回路から出力される前記シンクロナス・ダイナミック・ランダム・アクセス・メモリの外部制御信号が入力されるシンクロナス・ダイナミック・ランダム・アクセス・メモリ制御回路と、前記シンクロナス・ダイナミック・ランダム・アクセス・メモリ制御回路の出力信号が入力される前記シンクロナス・ダイナミック・ランダム・アクセス・メモリのコア部とを備え、前記シンクロナス・ダイナミック・ランダム・アクセス・メモリ制御回路の出力信号は前記ダイナミック・ランダム・アクセス・メモリ・コア部を制御する内部制御信号であり、前記シンクロナス・ダイナミック・ランダム・アクセス・メモリ制御回路は前記ダイナミック・ランダム・アクセス・メモリ・コア部の出力を処理することを特徴とする半導体集積回路装置。
IPC (3件)：
G11C 11/407
, G11C 11/401
, G11C 29/00 675
G11C 11/34 362 S
, G11C 29/00 675 L
, G11C 11/34 371 A
