特許
J-GLOBAL ID：200903031804932885
記憶システム、制御装置、制御方法、及び、そのプログラムと記録媒体
発明者：
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出願人/特許権者：
代理人 (4件)：
坂口 博
, 市位 嘉宏
, 上野 剛史
, 龍華 明裕
公報種別：公開公報
出願番号（国際出願番号）：特願2003-132165
公開番号（公開出願番号）：特開2004-334706
出願日： 2003年05月09日
公開日（公表日）： 2004年11月25日
要約：
【課題】大規模な記憶システムにおいて生じる制御装置のボトルネックを解消する。【解決手段】データブロックと冗長化ブロックとの組を格納する記憶システムは、それぞれが複数の記憶装置のそれぞれを制御する複数の制御部と、書込対象の書込データブロックを格納すべき記憶装置を制御する制御部を選択するホスト接続部と、当該書込データブロックを当該制御部に転送する転送部とを備え、複数の制御部のそれぞれは、転送部により転送された書込データブロックを、当該書込データブロックを格納すべき記憶装置に書き込むデータブロック書込部と、冗長化ブロックを格納すべき記憶装置を制御する制御部に、冗長化ブロックの更新を要求する冗長化ブロック更新要求部と、他の制御部から冗長化ブロックの更新を要求された場合に、当該制御部が制御する記憶装置に格納された冗長化ブロックを更新する冗長化ブロック更新部とを有する。【選択図】 図1
請求項（抜粋）：
データブロックと、当該データブロックの故障時に当該データブロックを再生するための冗長データである冗長化ブロックとの組を、複数の記憶装置にブロック単位で分散して格納する記憶システムであって、
それぞれが前記複数の記憶装置のそれぞれを制御する複数の制御部と、
当該記憶システムに格納すべきデータブロックである書込データブロックを外部のホスト装置から受信し、前記書込データブロックを格納すべき前記記憶装置を制御する前記制御部を選択するホスト接続部と、
受信した前記書込データブロックを、当該書込データブロックを格納すべき前記記憶装置を制御する前記制御部に転送する転送部と
を備え、
前記複数の制御部のそれぞれは、
前記転送部により転送された前記書込データブロックを、当該書込データブロックを格納すべき前記記憶装置に書き込むデータブロック書込部と、
前記書込データブロックと組となる前記冗長化ブロックを格納すべき前記記憶装置を制御する前記制御部に、前記冗長化ブロックの更新を要求する冗長化ブロック更新要求部と、
他の前記制御部から前記冗長化ブロックの更新を要求された場合に、当該制御部が制御する前記記憶装置に格納された前記冗長化ブロックを更新する冗長化ブロック更新部と
を有する記憶システム。
IPC (2件)：
FI (7件)：
G06F3/06 304B
, G06F3/06 302A
, G06F3/06 540
, G06F12/08 541C
, G06F12/08 541D
, G06F12/08 551Z
, G06F12/08 557
5B005JJ01
, 5B005MM11
, 5B005VV11
, 5B005WW13
, 5B065BA01
, 5B065CA30
, 5B065CH01
, 5B065EA12
