特許
J-GLOBAL ID：200903032944599490

半導体集積回路装置およびその製造方法

発明者：
西田 彰男

西田 彰男 について

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吉田 安子

吉田 安子 について

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池田 修二

池田 修二 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2004-144257
公開番号（公開出願番号）：特開2004-274077
出願日： 2004年05月14日
公開日（公表日）： 2004年09月30日
要約：
【課題】 半導体集積回路装置、例えば、SRAMのメモリセルのソフトエラーを低減させた高性能の半導体集積回路装置を提供する。【解決手段】 それぞれのゲート電極とドレインとが交差接続された一対のnチャネル型MISFETを有するSRAMメモリセルの、交差接続部の配線MD2の表面を酸化シリコン膜21の表面より突出した形状とし、この配線MD2上に、容量絶縁膜となる窒化シリコン膜23と、上部電極24を形成する。この配線MD2、窒化シリコン膜23および上部電極24とで容量Cを形成することができ、α線によるソフトエラーを低減することができる。また、配線MD2側壁にも容量を形成することができるため、容量の増加を図ることができる。【選択図】 図11
請求項（抜粋）：
それぞれのゲート電極とドレインとが交差接続された一対のnチャネル型MISFETを構成要素とするメモリセルを有する半導体集積回路装置であって、 前記nチャネル型MISFET上に形成された層間絶縁膜と、 前記ゲート電極とドレインとを接続する導電層であって、前記ゲート電極からドレインまで延在する接続孔内に形成され、その表面に凹部を有する導電層と、 前記凹部内を含む前記導電層の上部に形成された容量絶縁膜と、 前記容量絶縁膜上に形成された上部電極と、 を有することを特徴とする半導体集積回路装置。
IPC (3件)：
H01L21/8244 ,  H01L21/768 ,  H01L27/11
FI (2件)：
H01L27/10 381 ,  H01L21/90 D
Fターム (63件)：
5F033HH04 ,  5F033HH18 ,  5F033HH19 ,  5F033HH33 ,  5F033JJ01 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK01 ,  5F033MM02 ,  5F033MM05 ,  5F033MM12 ,  5F033MM13 ,  5F033MM17 ,  5F033NN06 ,  5F033NN07 ,  5F033NN29 ,  5F033NN37 ,  5F033NN38 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ16 ,  5F033QQ25 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ58 ,  5F033QQ65 ,  5F033QQ73 ,  5F033QQ76 ,  5F033RR04 ,  5F033RR06 ,  5F033RR14 ,  5F033SS04 ,  5F033SS11 ,  5F033SS15 ,  5F033SS22 ,  5F033SS25 ,  5F033SS27 ,  5F033TT02 ,  5F033TT08 ,  5F033VV00 ,  5F033VV04 ,  5F033VV06 ,  5F033VV10 ,  5F033XX00 ,  5F083BS01 ,  5F083BS13 ,  5F083BS27 ,  5F083BS38 ,  5F083BS47 ,  5F083GA18 ,  5F083JA19 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083JA56 ,  5F083PR12
引用特許：
出願人引用 (2件) 審査官引用 (8件)
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