特許
J-GLOBAL ID：200903041633544216

半導体装置

発明者：
佐野 光

佐野 光 について

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高橋 昌男

高橋 昌男 について

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平野 博茂

平野 博茂 について

, 
竹村 康司

竹村 康司 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (11件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2007-200822
公開番号（公開出願番号）：特開2008-066716
出願日： 2007年08月01日
公開日（公表日）： 2008年03月21日
要約：
【課題】CMP工程におけるディッシングを防止できると共に、半導体基板(ウェハ)を個片化する際のダイシングブレードの目詰まりを低減してチッピング不良を防止できるようにする。【解決手段】スクライブ領域4の切断領域5に配置される第1のダミーパターン7の単位面積当たりの占有率は、非切断領域6に配置される第2のダミーパターン8の単位面積当たりの占有率よりも小さい。また、第1のダミーパターン7における少なくともダイシングブレード19の側面と接する領域を含み且つ非切断領域6と隣接する領域の単位面積当たりの占有率は、第1のダミーパターン7における他の領域と比べて小さいか、又は第2のダミーパターン8における回路領域2と隣接する領域の単位面積当たりの占有率は、第2のダミーパターン8における他の領域と比べて小さい。【選択図】図4
請求項（抜粋）：
半導体基板に形成された機能素子を有する回路領域と、 前記回路領域と該回路領域と間隔をおいて形成された他の回路領域との間に位置する領域であって、切断領域と該切断領域の両側に設けられた非切断領域とからなるスクライブ領域と、 前記半導体基板における前記スクライブ領域の上に形成された第1の層間絶縁膜と、 前記第1の層間絶縁膜における前記切断領域に形成された導電性材料からなる第1のダミーパターンと、 前記第1の層間絶縁膜における前記非切断領域に形成された導電性材料からなる第2のダミーパターンとを備え、 前記切断領域における前記第1のダミーパターンの単位面積当たりの占有率は、前記非切断領域における前記第2のダミーパターンの単位面積当たりの占有率よりも小さいことを特徴とする半導体装置。
IPC (6件)：
H01L 21/320 ,  H01L 23/52 ,  H01L 21/822 ,  H01L 27/04 ,  H01L 21/82 ,  H01L 21/301
FI (6件)：
H01L21/88 S ,  H01L21/88 K ,  H01L27/04 A ,  H01L21/82 W ,  H01L21/78 L ,  H01L21/78 F
Fターム (43件)：
5F033HH08 ,  5F033HH11 ,  5F033HH33 ,  5F033JJ11 ,  5F033KK01 ,  5F033KK11 ,  5F033MM02 ,  5F033MM13 ,  5F033NN07 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR11 ,  5F033RR21 ,  5F033RR22 ,  5F033RR29 ,  5F033SS04 ,  5F033UU01 ,  5F033UU03 ,  5F033VV01 ,  5F033VV03 ,  5F033VV07 ,  5F033VV12 ,  5F033WW00 ,  5F033XX01 ,  5F033XX17 ,  5F038BH10 ,  5F038CA05 ,  5F038CA06 ,  5F038CA13 ,  5F038CA18 ,  5F038CD10 ,  5F038EZ19 ,  5F038EZ20 ,  5F064DD50 ,  5F064EE15 ,  5F064EE19 ,  5F064EE22 ,  5F064EE27 ,  5F064EE32 ,  5F064EE33 ,  5F064GG10
引用特許：
出願人引用 (3件) 審査官引用 (10件)
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