特許
J-GLOBAL ID：200903045526338927
メモリ素子、メモリセル、及びメモリセルアレイ
発明者：
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出願人/特許権者：
代理人 (4件)：
中島 淳
, 加藤 和詳
, 西元 勝一
, 福田 浩志
公報種別：公開公報
出願番号（国際出願番号）：特願2007-137813
公開番号（公開出願番号）：特開2008-294207
出願日： 2007年05月24日
公開日（公表日）： 2008年12月04日
要約：
【課題】確実に多値記録を行うことが可能な新規な相変化型の不揮発性メモリ素子を提供する。【解決手段】半導体基板12の主面を被覆する絶縁膜14上には、第1電極16及び第2電極18と相変化により情報を記録するメモリ部20とが形成されている。メモリ部20は、複数の薄膜が積層された多層構造を有している。メモリ部20の最下層には、第1の相変化材料で形成された第1の相変化層22が配置されている。第1の相変化層22は、絶縁膜14に接触すると共に、第1電極16及び第2電極18の各々と接触するように、第1電極16と第2電極18との間に設けられている。第1の相変化層22上には、第1の抵抗体で形成された第1の抵抗体層24、第2の相変化材料で形成された第2の相変化層26、及び第2の抵抗体で形成された第2の抵抗体層28がこの順で積層されている。【選択図】図1
請求項（抜粋）：
所定間隔を隔てて配置された一対の電極と、
通電時の発熱によりオン状態となる第1のスイッチ抵抗素子、及び第1の抵抗体で形成された第1の抵抗素子を含んで構成され、一端が前記一対の電極の一方に接続されると共に他端が前記一対の電極の他方に接続されて前記第1のスイッチ抵抗素子及び前記第1の抵抗素子を直列に通過する電流通路が形成される第1のメモリ部と、
IPC (2件)：
FI (2件)：
H01L27/10 448
, G11C13/00 A
5F083FZ10
, 5F083GA10
, 5F083JA36
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083JA60
, 5F083ZA21
出願人引用 (2件)
-
WO2005/031725
-
半導体装置
公報種別：公開公報
出願番号：特願2004-341475
出願人：株式会社ルネサステクノロジ
審査官引用 (9件)
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