特許
J-GLOBAL ID：200903059861076393

集積回路装置及び電子機器

発明者：
小平 覚

小平 覚 について

, 
木屋 洋

木屋 洋 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (4件)： 井上 一 ,  竹腰 昇 ,  榎並 智和 ,  黒田 泰
公報種別：公開公報
出願番号（国際出願番号）：特願2006-233055
公開番号（公開出願番号）：特開2008-058440
出願日： 2006年08月30日
公開日（公表日）： 2008年03月13日
要約：
【課題】面積増加を最小限に抑えながら歩留まりの向上を図れる集積回路装置等の提供。【解決手段】集積回路装置は、データドライバブロックDBと、メモリブロックMBと、メモリブロックMBの不良セルのアドレスが不良アドレスとしてプログラミングされて記憶される情報記憶ブロックISBと、不良セルへのアクセスを冗長セルへのアクセスに切り替える制御を行う切替制御回路SCを含む。情報記憶ブロックISBでは、不良セルのローアドレスとカラムアドレスのうちローアドレスが、不良アドレスとして記憶される。切替制御回路SCは、表示パネルアクセス時には、表示パネルアクセスのローアドレスと不良アドレスとを比較し、ホストアクセス時には、ホストアクセスのローアドレスとカラムアドレスのうちのローアドレスと不良アドレスとを比較して、不良セルへのアクセスを冗長セルへのアクセスに切り替える制御を行う。【選択図】図1
請求項（抜粋）：
データ線を駆動するための少なくとも1つのデータドライバブロックと、 複数のメモリセルと、不良セルをリペアするための冗長セルとを有し、前記データドライバブロックに供給される画像データを記憶する少なくとも1つのメモリブロックと、 前記メモリブロックの不良セルのアドレスが不良アドレスとしてプログラミングされて記憶される情報記憶ブロックと、 不良セルへのアクセスを冗長セルへのアクセスに切り替える制御を行う切替制御回路とを含み、 前記情報記憶ブロックでは、 不良セルのローアドレスとカラムアドレスのうちローアドレスが、前記不良アドレスとして記憶され、 前記切替制御回路は、 表示パネルの表示動作のためのアクセスである表示パネルアクセス時には、表示パネルアクセスのローアドレスと、前記情報記憶ブロックに記憶される前記不良アドレスとを比較し、ホストからの前記メモリブロックへのアクセスであるホストアクセス時には、ホストアクセスのローアドレスとカラムアドレスのうちのローアドレスと、前記情報記憶ブロックに記憶される前記不良アドレスとを比較して、不良セルへのアクセスを冗長セルへのアクセスに切り替える制御を行うことを特徴とする集積回路装置。
IPC (3件)：
G09G 5/00 ,  G09G 3/36 ,  G09G 3/20
FI (9件)：
G09G5/00 550T ,  G09G3/36 ,  G09G5/00 555A ,  G09G3/20 621J ,  G09G3/20 631C ,  G09G3/20 631M ,  G09G3/20 632A ,  G09G3/20 621M ,  G09G3/20 680G
Fターム (38件)：
5C006AF02 ,  5C006AF45 ,  5C006AF46 ,  5C006AF51 ,  5C006AF52 ,  5C006AF53 ,  5C006AF65 ,  5C006BC02 ,  5C006BC20 ,  5C006BF02 ,  5C006BF14 ,  5C006BF24 ,  5C006BF26 ,  5C006EB04 ,  5C006EB05 ,  5C006FA01 ,  5C080AA05 ,  5C080AA06 ,  5C080AA10 ,  5C080BB05 ,  5C080DD25 ,  5C080DD28 ,  5C080GG14 ,  5C080JJ02 ,  5C080JJ03 ,  5C080JJ04 ,  5C082AA01 ,  5C082AA02 ,  5C082AA21 ,  5C082BA02 ,  5C082BA12 ,  5C082BB15 ,  5C082BB22 ,  5C082BD02 ,  5C082CB01 ,  5C082DA57 ,  5C082DA67 ,  5C082EA20
引用特許：
出願人引用 (2件) 審査官引用 (12件)
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