特許
J-GLOBAL ID：200903061343930660
CMOSインバータ回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-180001
公開番号（公開出願番号）：特開2001-358577
出願日： 2000年06月15日
公開日（公表日）： 2001年12月26日
要約：
【要約】【課題】入力信号を感知しリアルタイムにCMOSインバータ部を形成するトランジスタの基板電位を制御し、トランジスタ個々のオフリーク電流を防止するとともに、低消費電力化を実現する。【解決手段】PMOS・Q1とNMOS・Q2からなるCMOSインバータ部1と、これらQ1,Q2の基板間に接続する基板電位制御部2とを有する。この制御部2は、PMOS・Q3と、NMOS・Q4と、容量素子Cdとを備え、Q1あるいはQ2のOFFしている側のトランジスタのしきい値電圧を上昇させ、オフリークを防止する。
請求項（抜粋）：
電源およびグランド間に第1のPチャネルMOSトランジスタおよび第1のNチャネルMOSトランジスタを接続するとともに、双方のトランジスタの共通接続したゲートに入力信号を供給し且つ双方のトランジスタの共通接続したドレインから出力を取り出すCMOSインバータ部と、前記第1のPチャネルMOSトランジスタおよび前記第1のNチャネルMOSトランジスタの基板間に接続する基板電位制御部とを有し、前記第1のPチャネルMOSトランジスタあるいは前記第1のNチャネルMOSトランジスタのOFFしている側のトランジスタのしきい値電圧を上昇させ、オフリークを防止することを特徴とするCMOSインバータ回路。
Fターム (13件)：
5J056AA04
, 5J056BB02
, 5J056BB16
, 5J056BB17
, 5J056BB49
, 5J056CC00
, 5J056DD13
, 5J056DD29
, 5J056DD51
, 5J056EE07
, 5J056EE11
, 5J056FF08
, 5J056KK01
出願人引用 (9件)
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審査官引用 (9件)
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