特許
J-GLOBAL ID:200903068630283468
半導体装置
発明者:
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出願人/特許権者:
代理人 (1件):
鈴江 武彦 (外6名)
公報種別:公開公報
出願番号(国際出願番号):特願2002-035681
公開番号(公開出願番号):特開2003-243528
出願日: 2002年02月13日
公開日(公表日): 2003年08月29日
要約:
【要約】【課題】 応力による特性変化を防止できる半導体装置を提供すること。【解決手段】 半導体基板10上に設けられ、半導体基板10と電気的に接続された第1半導体層13と、第1半導体層13の近傍に設けられ、半導体基板10と電気的に分離された第2半導体層12と、第1、第2半導体層13、12上にそれぞれ設けられ、第1、第2半導体層12、13の境界と平行に配置されたゲート電極16a、16dをそれぞれ有する第1、第2MOSトランジスタTR1、TR4とを具備することを特徴としている。
請求項(抜粋):
半導体基板上に設けられ、前記半導体基板と電気的に接続された第1半導体層と、前記第1半導体層の近傍に設けられ、前記半導体基板と電気的に分離された第2半導体層と、前記第1、第2半導体層上にそれぞれ設けられ、前記第1、第2半導体層の境界と平行に配置されたゲート電極をそれぞれ有する第1、第2MOSトランジスタとを具備することを特徴とする半導体装置。
IPC (10件):
H01L 21/8234
, H01L 21/76
, H01L 21/762
, H01L 21/764
, H01L 21/8242
, H01L 27/08 331
, H01L 27/088
, H01L 27/10 461
, H01L 27/108
, H01L 29/786
FI (10件):
H01L 27/08 331 E
, H01L 27/10 461
, H01L 27/08 102 B
, H01L 27/08 102 H
, H01L 21/76 L
, H01L 21/76 D
, H01L 29/78 626 C
, H01L 29/78 621
, H01L 27/10 625 A
, H01L 21/76 A
Fターム (45件):
5F032AA07
, 5F032AA35
, 5F032AA44
, 5F032AA82
, 5F032AC02
, 5F032BA03
, 5F032BA05
, 5F032CA17
, 5F032DA16
, 5F032DA22
, 5F032DA43
, 5F048AA04
, 5F048AA07
, 5F048AB01
, 5F048AC01
, 5F048BA01
, 5F048BA09
, 5F048BA16
, 5F048BB01
, 5F048BC01
, 5F048BC11
, 5F048BC18
, 5F048BE03
, 5F048BG06
, 5F048BG14
, 5F083AD17
, 5F083HA02
, 5F083NA01
, 5F083PR43
, 5F083PR45
, 5F083PR53
, 5F083PR55
, 5F083ZA12
, 5F083ZA28
, 5F110AA08
, 5F110BB03
, 5F110BB06
, 5F110CC02
, 5F110DD05
, 5F110DD13
, 5F110DD30
, 5F110EE37
, 5F110NN62
, 5F110NN74
, 5F110NN77
引用特許:
審査官引用 (19件)
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特開昭63-081847
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特開昭61-214559
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半導体記憶装置及びその製造方法
公報種別:公開公報
出願番号:特願平10-355346
出願人:セイコーエプソン株式会社
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