特許
J-GLOBAL ID:200903071091668300
半導体装置およびその製造方法
発明者:
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出願人/特許権者:
代理人 (6件):
深見 久郎
, 森田 俊雄
, 仲村 義平
, 堀井 豊
, 野田 久登
, 酒井 將行
公報種別:公開公報
出願番号(国際出願番号):特願2004-319335
公開番号(公開出願番号):特開2006-134935
出願日: 2004年11月02日
公開日(公表日): 2006年05月25日
要約:
【課題】 耐圧特性の低下、ゲート電極におけるリーク電流の増加などのような不利益な結果をもたらすことなく接触抵抗を低減する。【解決手段】 半導体装置は、AlxInyGa1-x-yN(0≦x<1,0≦y<1)からなる層を含むチャネル層1の上側にAlzGa1-zN(0≦z≦1)からなる第1種層を含む電子供給層2が形成され、チャネル層1と電子供給層2とがヘテロ接合されている窒化物半導体へテロ接合型電界効果トランジスタであって、電子供給層2の上側にゲート電極4、ソース電極3およびドレイン電極5が配置されており、電子供給層2は、ゲート電極4の下側の部分では不純物濃度が1E18cm-3以下のn型となっている。ソース電極3およびドレイン電極5の下側の部分では不純物濃度が1E18cm-3より多いn型となっている。【選択図】 図14
請求項(抜粋):
AlxInyGa1-x-yN(0≦x<1,0≦y<1)からなる層を含むチャネル層の上側にAlzGa1-zN(0≦z≦1)からなる第1種層を含む電子供給層が形成され、前記チャネル層と前記電子供給層とがヘテロ接合されている窒化物半導体へテロ接合型電界効果トランジスタであって、前記電子供給層の上側にゲート電極、ソース電極およびドレイン電極が配置されており、前記電子供給層は、前記ゲート電極の下側の部分では不純物濃度が1E18cm-3以下のn型となっていて、前記ソース電極および前記ドレイン電極の下側の部分では不純物濃度が1E18cm-3より多いn型となっている、半導体装置。
IPC (3件):
H01L 29/812
, H01L 29/778
, H01L 21/338
FI (1件):
Fターム (18件):
5F102FA01
, 5F102FA03
, 5F102GB01
, 5F102GC01
, 5F102GD01
, 5F102GJ02
, 5F102GJ03
, 5F102GJ04
, 5F102GJ10
, 5F102GL04
, 5F102GM04
, 5F102GM09
, 5F102GQ01
, 5F102GR12
, 5F102HC01
, 5F102HC07
, 5F102HC19
, 5F102HC21
引用特許:
出願人引用 (1件)
審査官引用 (10件)
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