特許
J-GLOBAL ID：200903072332119563
データ処理装置
発明者：
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出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願2005-181663
公開番号（公開出願番号）：特開2007-004338
出願日： 2005年06月22日
公開日（公表日）： 2007年01月11日
要約：
【課題】 データメモリに対するアクセス性能を向上させる【解決手段】 演算部(20)は演算を実行する複数の演算セル(26)を備えそれらの論理機能が構成情報に基づいて定義される。データメモリ(21)は並列動作可能な複数のアクセスポートを有し演算データを保持する。メモリ制御回路(22)は対応するデータメモリのアクセスを制御し、制御形態が構成情報に基づいて定義される。外部インタフェース部(23)はメモリ制御回路に接続する。クロスバスイッチ部(24)は演算部とメモリ制御回路とを接続し、接続形態が構成情報に基づいて定義される。メモリ制御回路は前記外部インタフェース部から前記データメモリへの第1のアクセス要求及び前記演算セルから前記データメモリへの第2のアクセス要求を受け付け可能であり、第1のアクセス要求と第2のアクセス要求に応答するアクセス応答制御手順は構成情報に基づいて可変可能とされる。【選択図】 図1
請求項（抜粋）：
演算を実行する複数の演算セルを備えそれらの論理機能が構成情報に基づいて定義される演算部と、
並列動作可能な複数のアクセスポートを有し演算データを保持する複数のデータメモリと、
対応する前記データメモリのアクセスを制御し、その制御形態が構成情報に基づいて定義される複数のメモリ制御回路と、
前記メモリ制御回路に接続する外部インタフェース部と、
前記演算部と前記メモリ制御回路とを接続し、その接続形態が構成情報に基づいて定義されるクロスバスイッチ部と、
前記演算セル、前記メモリ制御回路及び前記クロスバスイッチ部に前記構成情報を転送する制御を行うと共にそれらの状態遷移を制御する制御部と、を有し、
前記メモリ制御回路は前記外部インタフェース部から前記データメモリへの第1のアクセス要求及び前記演算セルから前記データメモリへの第2のアクセス要求を受け付け可能であり、前記第1のアクセス要求と第2のアクセス要求に応答するアクセス応答制御手順は前記構成情報に基づいて可変可能とされるデータ処理装置。
IPC (2件)：
FI (2件)：
G06F15/80
, G06F12/06 550C
5B060CA12
, 5B060CD14
, 5B060KA02
, 5B060KA03
, 5B060KA06
出願人引用 (2件)
審査官引用 (9件)
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