特許
J-GLOBAL ID：200903077509956349

半導体装置及びその製造方法

発明者：
八重樫 誠司

八重樫 誠司 について

, 
川崎 健

川崎 健 について

, 
中田 健

中田 健 について


出願人/特許権者：
ユーディナデバイス株式会社

ユーディナデバイス株式会社 について


代理人 (1件)： 片山 修平
公報種別：公開公報
出願番号（国際出願番号）：特願2005-105163
公開番号（公開出願番号）：特開2006-286954
出願日： 2005年03月31日
公開日（公表日）： 2006年10月19日
要約：
【課題】 クラックや位置合わせ精度の低下を防止すること、ダメージ起因の電気的特性が劣化を防ぐことが可能な半導体装置及びその製造方法を提供する。【解決手段】 基板(10)上に形成された第1の半導体層(15)と、第1の半導体層(15)上に、選択的に成長されたGaN系半導体層(25)と、GaN系半導体層(25)の側面に形成されたゲート電極(28)と、GaN系半導体層(25)上に形成されたソース電極(30)またはエミッタ電極と、第1の半導体層のGaN系半導体層と相対する面に接続されたドレイン電極(34)またはコレクタ電極と、を具備する半導体装置とその製造方法である。【選択図】 図4
請求項（抜粋）：
基板上に開口部を有するマスク層と、 基板上に前記マスク層をマスクに選択的に形成されたGaN系半導体層と、 該GaN系半導体層上に形成されたゲート電極並びにソース電極またはエミッタ電極と、 前記GaN系半導体層上または下に形成されたドレイン電極またはコレクタ電極と、を具備する半導体装置。
IPC (6件)：
H01L 29/78 ,  H01L 29/12 ,  H01L 29/739 ,  H01L 29/80 ,  H01L 21/336 ,  H01L 29/786
FI (8件)：
H01L29/78 652T ,  H01L29/78 653A ,  H01L29/78 655Z ,  H01L29/80 V ,  H01L29/78 301B ,  H01L29/78 658E ,  H01L29/78 626A ,  H01L29/78 618B
Fターム (57件)：
5F102FA00 ,  5F102GB04 ,  5F102GB05 ,  5F102GC07 ,  5F102GD10 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ10 ,  5F102GK04 ,  5F102GS01 ,  5F102HC02 ,  5F110AA26 ,  5F110CC09 ,  5F110DD01 ,  5F110DD04 ,  5F110DD05 ,  5F110EE02 ,  5F110EE14 ,  5F110EE23 ,  5F110FF01 ,  5F110FF29 ,  5F110GG04 ,  5F110GG19 ,  5F110GG22 ,  5F110GG42 ,  5F110GG44 ,  5F110HK03 ,  5F110HK04 ,  5F110HK21 ,  5F110HM02 ,  5F110HM12 ,  5F110QQ02 ,  5F140AA00 ,  5F140AA26 ,  5F140AC23 ,  5F140AC24 ,  5F140AC36 ,  5F140BA01 ,  5F140BA02 ,  5F140BA06 ,  5F140BA16 ,  5F140BA17 ,  5F140BB03 ,  5F140BB06 ,  5F140BC11 ,  5F140BC13 ,  5F140BD04 ,  5F140BF05 ,  5F140BF11 ,  5F140BF15 ,  5F140BF43 ,  5F140BF44 ,  5F140BH25 ,  5F140BH30 ,  5F140BJ05 ,  5F140BJ11 ,  5F140BJ15
引用特許：
出願人引用 (2件) 審査官引用 (11件)
全件表示

前のページに戻る

TOP

BOTTOM