特許
J-GLOBAL ID：200903078434777164
半導体装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平11-245822
公開番号（公開出願番号）：特開2001-067864
出願日： 1999年08月31日
公開日（公表日）： 2001年03月16日
要約：
【要約】【課題】 複数個のインタフェース回路の並列的なインタフェース動作タイミングのばらつき若しくはずれを小さくする。【解決手段】 並列的に外部とインタフェースされる複数個のインタフェース回路を複数個のグループ(OAL,OAR)に分け、各グループのインタフェース回路にはインタフェース動作を制御するタイミング信号をグループ単位でタイミング制御線(W6)から直列的に供給する。外部との並列インタフェースに用いられる複数個のインタフェース回路をグループ分けせずに纏めて共通のタイミング制御配線でタイミング信号を直列的に供給する場合に比べ、タイミング制御配線の基端と終端におけるタイミング信号の伝播遅延の差(スキュー)を小さくできる。グループ毎に前記タイミング信号のスキューを小さくすることが可能になる。
請求項（抜粋）：
複数ビットの情報を並列的に外部とインタフェースするための複数個のインタフェース端子と、前記複数個のインタフェース端子の夫々に対応して設けられる複数個のインタフェース回路と、を半導体チップに含み、前記複数個のインタフェース回路は複数個のグループに分けて配置され、各グループのインタフェース回路にはインタフェース動作を制御するタイミング信号をグループ単位で直列的に供給するタイミング制御配線が接続されて成るものであることを特徴とする半導体装置。
IPC (4件)：
G11C 11/401
, G11C 11/407
, H01L 27/04
, H01L 21/822
G11C 11/34 371 K
, G11C 11/34 362 S
, H01L 27/04 D
5B024AA04
, 5B024AA15
, 5B024BA29
, 5B024CA16
, 5B024CA21
, 5F038BE07
, 5F038CA03
, 5F038CA05
, 5F038CA06
, 5F038CA10
, 5F038CD06
, 5F038CD08
, 5F038CD09
, 5F038DF01
, 5F038DF05
, 5F038DF14
, 5F038EZ20
出願人引用 (11件)
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審査官引用 (11件)
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