特許
J-GLOBAL ID：200903078479237527

半導体装置及びその製造方法

発明者：
齋藤 友博

齋藤 友博 について

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名取 克晃

名取 克晃 について

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魚住 宜弘

魚住 宜弘 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-187018
公開番号（公開出願番号）：特開2001-015697
出願日： 1999年06月30日
公開日（公表日）： 2001年01月19日
要約：
【要約】【課題】強誘電体膜加工時のダメージを抑制する。【解決手段】層間絶縁膜11上のTiO2 膜14に対してRIEを行って溝15を形成する。次いで、SrRuO3 膜を70nm成膜した後、TiO2 膜14をストッパとしてCMPを行うことによりTiO2 膜14上の余分なSrRuO3膜を除去し、溝15内にSrRuO3 膜からなる下部電極16を形成する。次いで、Pb(Zr,Ti)O3 膜17を100nm,及び上部電極となるSrRuO3 膜18を100nm順次堆積する。次いで、複数の下部電極16を含む領域に形成された上部電極を形成するために、SiO2 膜の堆積・パターニングを行った後、O3 水によるSrRuO3 膜18のエッチング、HCl溶液又はAr,Cl2 を用いたPb(Zr,Ti)O3 膜17のドライエッチングを行って上部電極18を形成した後、SiO2 膜を除去し、キャパシタを形成する。
請求項（抜粋）：
半導体基板上に、下部電極,強誘電体絶縁膜及び上部電極が積層された複数のキャパシタを含む半導体装置において、複数の下部電極上に連続した前記強誘電体膜が形成され、各下部電極毎にキャパシタが形成されていることを特徴とする半導体装置。
IPC (5件)：
H01L 27/10 451 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242
FI (3件)：
H01L 27/10 451 ,  H01L 27/04 C ,  H01L 27/10 651
Fターム (22件)：
5F038AC05 ,  5F038AC09 ,  5F038AC15 ,  5F038AC18 ,  5F038EZ15 ,  5F038EZ20 ,  5F083AD22 ,  5F083AD49 ,  5F083FR01 ,  5F083GA06 ,  5F083GA30 ,  5F083JA15 ,  5F083JA39 ,  5F083JA40 ,  5F083JA45 ,  5F083MA06 ,  5F083MA17 ,  5F083PR03 ,  5F083PR05 ,  5F083PR22 ,  5F083PR39 ,  5F083PR40
引用特許：
出願人引用 (11件)
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審査官引用 (11件)
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