特許
J-GLOBAL ID：200903078946086252

半導体装置およびその製造方法

発明者：
臼井 良輔

臼井 良輔 について

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水原 秀樹

水原 秀樹 について

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中村 岳史

中村 岳史 について


出願人/特許権者：
三洋電機株式会社

三洋電機株式会社 について


代理人 (1件)： 森下 賢樹
公報種別：公開公報
出願番号（国際出願番号）：特願2004-079282
公開番号（公開出願番号）：特開2005-268552
出願日： 2004年03月18日
公開日（公表日）： 2005年09月29日
要約：
【課題】 複数の半導体チップを積層して搭載した半導体装置において、半導体チップ間の密着性を向上させる。【解決手段】 層間絶縁膜405および銅からなる配線407からなる配線層が複数層積層し、最上層にソルダーレジスト層408を形成し、多層配線構造体を構成する。その表面に第一の半導体チップ410および第二の半導体チップ430と、回路素子440とを設ける。第一の半導体チップ410および第二の半導体チップ430を、接着層510を介して密着させる。第二の半導体チップ430の下面はプラズマ処理面とし、この面を覆う接着層510に第一の半導体チップ410を接着する。【選択図】 図5
請求項（抜粋）：
基材と、該基材上に設けられた接着部材と、該接着部材上に設けられた半導体チップと、からなる半導体装置であって、 前記接着部材と前記半導体チップとが接しており、 前記半導体チップの前記接着部材と接する側の面がプラズマ処理面であることを特徴とする半導体装置。
IPC (4件)：
H01L21/52 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18
FI (2件)：
H01L21/52 A ,  H01L25/08 Z
Fターム (3件)：
5F047BB03 ,  5F047BB18 ,  5F047CB00
引用特許：
出願人引用 (1件) 審査官引用 (10件)
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