特許
J-GLOBAL ID:200903081898923075
半導体デバイスおよびその製造方法
発明者:
,
出願人/特許権者:
代理人 (1件):
特許業務法人原謙三国際特許事務所
公報種別:公開公報
出願番号(国際出願番号):特願2006-267833
公開番号(公開出願番号):特開2007-123867
出願日: 2006年09月29日
公開日(公表日): 2007年05月17日
要約:
【課題】仕事関数の調整された複数ゲート電極を形成するための製造方法を提供する。【解決手段】相補型金属酸化膜半導体(CMOS)デバイスは、第1のパラメータを有する少なくとも2つの第1のゲート電極120を備えたPMOSトランジスタと、上記第1のパラメータとは異なる第2のパラメータを有する少なくとも2つの第2のゲート電極120を備えたNMOSトランジスタと、を有している。上記第1のパラメータおよび上記第2のパラメータは、上記PMOSおよびNMOSトランジスタの上記ゲート電極材料の厚さ、またはドーパントプロファイルを含んでいる。上記少なくとも2つの第1のゲート電極および上記少なくとも2つの第2のゲート電極の上記第1および第2のパラメータは、それぞれ、上記PMOSおよびNMOSトランジスタの仕事関数を規定する。【選択図】図4
請求項(抜粋):
第1のパラメータを有する少なくとも2つの第1のゲート電極を備えた第1のトランジスタと、
上記第1のトランジスタに隣接していると共に、上記第1のパラメータとは異なる第2のパラメータを有する少なくとも2つの第2のゲート電極を備えた第2のトランジスタと、を有している半導体デバイス。
IPC (6件):
H01L 21/823
, H01L 27/092
, H01L 29/423
, H01L 29/49
, H01L 27/08
, H01L 29/786
FI (6件):
H01L27/08 321D
, H01L29/58 G
, H01L27/08 331E
, H01L29/78 613A
, H01L29/78 617K
, H01L29/78 618C
Fターム (88件):
4M104AA01
, 4M104AA03
, 4M104AA04
, 4M104AA05
, 4M104AA09
, 4M104BB02
, 4M104BB04
, 4M104BB06
, 4M104BB07
, 4M104BB14
, 4M104BB17
, 4M104BB18
, 4M104BB20
, 4M104BB21
, 4M104BB25
, 4M104BB29
, 4M104BB30
, 4M104BB32
, 4M104BB36
, 4M104BB39
, 4M104CC05
, 4M104DD33
, 4M104DD43
, 4M104DD45
, 4M104DD55
, 4M104DD64
, 4M104DD65
, 4M104DD68
, 4M104DD71
, 4M104DD82
, 4M104EE03
, 4M104EE16
, 4M104FF04
, 4M104FF13
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 4M104HH20
, 5F048AC01
, 5F048AC03
, 5F048AC04
, 5F048BA16
, 5F048BB01
, 5F048BB08
, 5F048BB09
, 5F048BB10
, 5F048BB11
, 5F048BB14
, 5F048BB15
, 5F048BB18
, 5F048BD06
, 5F110AA04
, 5F110BB04
, 5F110CC02
, 5F110DD01
, 5F110DD12
, 5F110EE01
, 5F110EE02
, 5F110EE03
, 5F110EE04
, 5F110EE05
, 5F110EE06
, 5F110EE09
, 5F110EE14
, 5F110EE22
, 5F110EE30
, 5F110EE31
, 5F110EE38
, 5F110EE42
, 5F110EE45
, 5F110EE48
, 5F110FF01
, 5F110FF02
, 5F110FF03
, 5F110FF04
, 5F110FF05
, 5F110FF23
, 5F110FF27
, 5F110GG02
, 5F110GG22
, 5F110GG25
, 5F110GG29
, 5F110GG30
, 5F110HJ13
, 5F110HK05
, 5F110NN02
, 5F110NN62
, 5F110QQ14
引用特許:
前のページに戻る