特許
J-GLOBAL ID：200903086624586767

電力用半導体素子の製造方法

発明者：
野澤 正信

野澤 正信 について

, 
中澤 治雄

中澤 治雄 について


出願人/特許権者：
富士電機株式会社

富士電機株式会社 について


代理人 (1件)： 服部 毅巖
公報種別：公開公報
出願番号（国際出願番号）：特願2000-330029
公開番号（公開出願番号）：特開2002-134441
出願日： 2000年10月30日
公開日（公表日）： 2002年05月10日
要約：
【要約】【課題】 電力用半導体素子の裏面製造工程においてウェハにかかる応力を低減させる。【解決手段】 電力用半導体基板素子のウェハ10表面に加工を施した後、ウェハ10の表面に施した加工を保護する表面保護用のテープ20の(1)テープ貼り付け、(2)バックグランドを行った後、ウェハ10の裏面側よりダイシングラインに沿って(3)ダイシング(1回目)を実施する。続いて、(4)裏面イオン注入、(5)熱処理を実施し、(6)裏面金属膜蒸着を実施する。(6)裏面金属膜蒸着実施後、(7)テープ除去を行ない、ダイシングラインに沿って(8)ダイシング(2回目)を行ない、チップを製造する。
請求項（抜粋）：
裏面に加工工程を有する薄型基板より成る電力用半導体素子の製造方法において、前記基板表面に加工を施した後、前記基板裏面への電極用の裏面金属膜蒸着に先だって前記基板表面に表面保護用のテープを貼り付け、前記基板裏面側よりダイシングラインに沿って前記基板に切れ目を入れる第1のダイシングを施し、前記裏面金属膜蒸着実施後、前記基板表面保護用のテープを取り除き、前記ダイシングラインに沿って前記基板を切断する第2のダイシングを行なう工程を有することを特徴とする電力用半導体素子の製造方法。
IPC (3件)：
H01L 21/301 ,  H01L 29/78 655 ,  H01L 21/336
FI (3件)：
H01L 29/78 655 Z ,  H01L 21/78 Q ,  H01L 29/78 658 Z
引用特許：
出願人引用 (12件)
全件表示

前のページに戻る

TOP

BOTTOM