特許
J-GLOBAL ID：200903088405992418

半導体記憶装置および半導体装置およびICカードおよび携帯電子機器および半導体記憶装置の製造方法

発明者：
小倉 孝之

小倉 孝之 について

, 
岩田 浩

岩田 浩 について

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柴田 晃秀

柴田 晃秀 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (3件)： 山崎 宏 ,  前田 厚司 ,  仲倉 幸典
公報種別：公開公報
出願番号（国際出願番号）：特願2003-138540
公開番号（公開出願番号）：特開2004-342881
出願日： 2003年05月16日
公開日（公表日）： 2004年12月02日
要約：
【課題】過消去による読出し不良を防止でき、簡単な構成でコンタクトとゲート電極を接近させて微細化することにより動作速度を向上できる信頼性の高い半導体記憶素子およびそれを用いた半導体記憶装置および半導体装置およびICカードおよび携帯電子機器および半導体記憶素子の製造方法を提供する。【解決手段】半導体基板1上にゲート絶縁膜2を介して形成されたゲート電極3の上方および側方を覆うように、電荷を保持する機能を有する絶縁体からなる被覆膜21,26を形成する。ゲート電極3の側方に被覆膜21,26を介して形成されたコンタクト25をソース/ドレイン拡散領域13a,13bに電気的に接続する。上記被覆膜21,26は、少なくともゲート電極3上の被覆膜21,26の上方に形成された層間絶縁膜23のエッチング時のエッチング停止材料として機能するような層間絶縁膜23に対する選択比を有する材料からなる。【選択図】 図1
請求項（抜粋）：
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、 少なくとも上記半導体基板の上記ゲート電極の下側領域に配置されたチャネル形成領域と、 上記半導体基板の上記チャネル形成領域の両側に配置され、上記チャネル形成領域と逆導電型を有する一対のソース/ドレイン拡散領域と、 少なくとも上記ゲート電極の上方に形成された層間絶縁膜と、 上記ゲート電極の上方および側方を覆うように形成され、かつ、上記層間絶縁膜の側方に形成された電荷を保持する機能を有する絶縁体からなる被覆膜と、 上記ゲート電極の側方に上記被覆膜を介して形成され、上記ソース/ドレイン拡散領域と電気的に接続されたコンタクトとを有し、 上記被覆膜は、上記層間絶縁膜のエッチング時のエッチング停止材料として機能するような上記層間絶縁膜に対する選択比を有する材料からなることを特徴とする半導体記憶装置。
IPC (6件)：
H01L21/8247 ,  G11C16/04 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (5件)：
H01L29/78 371 ,  H01L27/10 461 ,  H01L27/10 434 ,  G11C17/00 621A ,  G11C17/00 622A
Fターム (45件)：
5B025AA01 ,  5B025AC01 ,  5B025AE05 ,  5B025AE08 ,  5F083EP17 ,  5F083EP22 ,  5F083EP47 ,  5F083EP64 ,  5F083EP69 ,  5F083ER02 ,  5F083ER11 ,  5F083ER22 ,  5F083GA17 ,  5F083HA02 ,  5F083HA06 ,  5F083HA07 ,  5F083JA02 ,  5F083JA04 ,  5F083JA15 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083NA01 ,  5F083PR09 ,  5F083ZA12 ,  5F083ZA14 ,  5F083ZA21 ,  5F101BA42 ,  5F101BA43 ,  5F101BA45 ,  5F101BA47 ,  5F101BA54 ,  5F101BB02 ,  5F101BC11 ,  5F101BD09 ,  5F101BD10 ,  5F101BD30 ,  5F101BD35 ,  5F101BD37 ,  5F101BD40 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF05
引用特許：
審査官引用 (9件)
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