特許
J-GLOBAL ID:200903094432288960
半導体素子のキャパシタ及びその製造方法
発明者:
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出願人/特許権者:
代理人 (2件):
志賀 正武
, 渡邊 隆
公報種別:公開公報
出願番号(国際出願番号):特願2004-116181
公開番号(公開出願番号):特開2004-320022
出願日: 2004年04月09日
公開日(公表日): 2004年11月11日
要約:
【課題】低温工程が可能で漏れ電流特性が向上された半導体素子のキャパシタを提供する。また、低温で半導体素子のキャパシタを製造する方法も提供する。【解決手段】本発明による半導体素子のキャパシタは、シリンダー型キャパシタ下部電極、誘電膜、及び上部電極で構成されたものであり、上部電極が金属膜とその上に積層されたドープトポリSi1ーxGex膜からなる。ドープトポリSi1ーxGex膜は550°C以下の低温で活性化された状態で蒸着されるか、または550°C以下で活性化が可能であるから現在600°C以上の高温で進行しなければならないキャパシタ工程と比べてキャパシタの漏れ電流特性低下を著しく改善できる。【選択図】図7
請求項(抜粋):
半導体基板上に形成されたシリンダー型キャパシタ下部電極と、
前記下部電極表面上に形成された誘電膜と、
前記誘電膜上に形成された上部電極とを含み、
前記上部電極は、前記誘電膜に接する金属膜とその上に積層されたドープトポリSi1ーxGex膜とからなることを特徴とする半導体素子のキャパシタ。
IPC (2件):
FI (2件):
H01L27/10 651
, H01L27/10 621C
Fターム (14件):
5F083AD24
, 5F083GA06
, 5F083GA29
, 5F083JA02
, 5F083JA05
, 5F083JA14
, 5F083JA19
, 5F083JA32
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083JA56
, 5F083PR15
, 5F083PR21
引用特許:
出願人引用 (1件)
審査官引用 (9件)
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