特許
J-GLOBAL ID:201203022014447762
薄膜トランジスタ、アクティブマトリクス基板、およびそれらの製造方法
発明者:
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出願人/特許権者:
代理人 (3件):
家入 健
, 岩瀬 康弘
, 須藤 雄一郎
公報種別:公開公報
出願番号(国際出願番号):特願2011-010440
公開番号(公開出願番号):特開2012-151382
出願日: 2011年01月21日
公開日(公表日): 2012年08月09日
要約:
【課題】材料の選択幅が広く、生産性が高いTFT、アクティブマトリクス基板、およびそれらの製造方法を提供すること。【解決手段】本発明にかかる薄膜トランジスタは、ゲート電極2と、半導体層5と、半導体層5の上に設けられ、半導体層5と電気的に接続されたソース電極7、及びドレイン電極8と、を備えた薄膜トランジスタであって、半導体層5が、透光性半導体膜5aと、透光性半導体膜5a上に配置され、透光性半導体膜5aよりも光透過率の低いオーミック導電膜5bと、を有し、オーミック導電膜5bが、透光性半導体膜5aからはみ出さないように形成され、オーミック導電膜5bが、ソース電極7とドレイン電極8の間のチャネル部9を挟むように分離して形成され、ソース電極7、及びドレイン電極8が、オーミック導電膜bを介して、透光性半導体膜5aに接続されているものである。【選択図】図3
請求項(抜粋):
ゲート電極と、
前記ゲート絶縁膜を介して、前記ゲート電極と対向配置された半導体層と、
前記半導体層の上に設けられ、前記半導体層と電気的に接続されたソース電極と、
前記半導体層の上に設けられ、前記半導体層と電気的に接続されたドレイン電極と、を備えた薄膜トランジスタであって、
前記半導体層が、透光性半導体膜と、前記透光性半導体上に配置され、前記透光性半導体膜よりも光透過率の低い導電性膜と、を有し、
前記導電性膜が、前記透光性半導体膜からはみ出さないように形成され、
前記導電性膜が、前記ソース電極と前記ドレイン電極の間のチャネル部を挟むように分離して形成され、
前記ソース電極、及び前記ドレイン電極が、前記導電性膜を介して、前記透光性半導体膜に接続されている薄膜トランジスタ。
IPC (4件):
H01L 29/786
, H01L 21/336
, H01L 21/28
, H01L 29/417
FI (8件):
H01L29/78 616U
, H01L29/78 618B
, H01L29/78 616V
, H01L29/78 627C
, H01L29/78 624
, H01L21/28 301B
, H01L29/50 M
, H01L21/28 301R
Fターム (61件):
4M104AA03
, 4M104AA09
, 4M104BB01
, 4M104BB02
, 4M104BB04
, 4M104BB13
, 4M104BB14
, 4M104BB16
, 4M104BB17
, 4M104BB18
, 4M104BB38
, 4M104BB39
, 4M104BB40
, 4M104CC01
, 4M104DD40
, 4M104DD42
, 4M104DD64
, 4M104FF13
, 4M104GG09
, 4M104HH00
, 4M104HH15
, 4M104HH16
, 5F110AA16
, 5F110AA24
, 5F110BB01
, 5F110CC07
, 5F110DD02
, 5F110EE03
, 5F110EE04
, 5F110EE06
, 5F110EE11
, 5F110EE14
, 5F110EE44
, 5F110FF03
, 5F110FF29
, 5F110GG01
, 5F110GG04
, 5F110GG06
, 5F110GG15
, 5F110GG25
, 5F110GG43
, 5F110GG58
, 5F110HK01
, 5F110HK02
, 5F110HK03
, 5F110HK04
, 5F110HK06
, 5F110HK07
, 5F110HK09
, 5F110HK21
, 5F110HK25
, 5F110HK33
, 5F110HL07
, 5F110HL23
, 5F110NN04
, 5F110NN24
, 5F110NN35
, 5F110NN71
, 5F110NN72
, 5F110NN73
, 5F110QQ05
引用特許:
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