特許
J-GLOBAL ID：201403070342778228
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
ポレール特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2013-195115
公開番号（公開出願番号）：特開2014-041688
出願日： 2013年09月20日
公開日（公表日）： 2014年03月06日
要約：
【課題】メモリが混載されたシステムLSIのリーク電流を低減し、スタンバイ状態の消費電力を低減する技術を提供する。【解決手段】リーク電流を低減するために、第1電圧が供給される第1電源線と第2電圧が供給される第2電源線に接続されるロジック回路と、第1電圧と第2電圧の中間電圧である第3電圧を生成する電圧生成回路と、第1電源線と電圧生成回路に接続される揮発メモリと、を有し、ロジック回路と第1電源線との間に第1スイッチを設け、通常状態では、第1スイッチをターンオンし、ロジック回路及び揮発メモリに第1電圧を供給し、スタンバイ状態のときに、第1スイッチをターンオフし、ロジック回路への第1電圧の供給を遮断し、揮発メモリに第3電圧を供給する。【選択図】図1
請求項（抜粋）：
第1電圧が供給される第1電源線と第2電圧が供給される第2電源線に接続されるロジック回路と、
前記第1電圧と前記第2電圧の中間電圧である第3電圧を生成する電圧生成回路と、
前記第1電源線と前記電圧生成回路に接続される揮発メモリと、
を有し、
前記ロジック回路と前記第1電源線との間に第1スイッチが設けられ、
通常状態では、前記第1スイッチがターンオンされ、前記ロジック回路及び前記揮発メモリに前記第1電圧が供給され、
スタンバイ状態のときに、前記第1スイッチがターンオフされ、前記ロジック回路は前記第1電圧の供給が遮断され、前記揮発メモリは前記第3電圧が供給されることを特徴とする半導体装置。
IPC (3件)：
G11C 11/413
, H01L 21/824
, H01L 27/11
G11C11/34 A
, G11C11/34 335C
, G11C11/34 335A
, H01L27/10 381
5B015HH04
, 5B015JJ05
, 5B015JJ07
, 5B015KB66
, 5B015KB92
, 5B015PP01
, 5B015PP02
, 5B015PP08
, 5B015QQ01
, 5F083BS27
, 5F083GA05
, 5F083LA03
, 5F083LA04
, 5F083LA05
, 5F083LA09
, 5F083LA10
, 5F083LA25
, 5F083ZA12
