特許
J-GLOBAL ID：201803019315738928
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (4件)：
筒井 大和
, 菅田 篤志
, 筒井 章子
, 坂次 哲也
公報種別：特許公報
出願番号（国際出願番号）：特願2013-238325
公開番号（公開出願番号）：特開2015-099830
特許番号：特許第6279291号
出願日： 2013年11月18日
公開日（公表日）： 2015年05月28日
請求項（抜粋）：
【請求項1】 (a)半導体基板を準備する工程、
(b)前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程、
(c)前記半導体基板上に、前記ゲート電極を覆うように、第1絶縁膜と前記第1絶縁膜上の第2絶縁膜とを有する積層膜を形成する工程、
(d)前記積層膜をエッチバックして、前記ゲート電極の側壁上に前記積層膜からなる第1側壁絶縁膜を形成する工程、
(e)前記ゲート電極および前記第1側壁絶縁膜で覆われずに露出する前記半導体基板上に、エピタキシャル成長により、エピタキシャル半導体層を形成する工程、
(f)前記エピタキシャル半導体層の表面を酸化して、前記エピタキシャル半導体層の表面に酸化膜を形成する工程、
(g)前記(f)工程後、前記エピタキシャル半導体層の前記表面に前記酸化膜が存在している状態で、前記第1側壁絶縁膜を構成する前記第1絶縁膜が残存するように、前記第1側壁絶縁膜を構成する前記第2絶縁膜を、エッチングにより除去する工程、
(h)前記(g)工程後、前記エピタキシャル半導体層の前記表面に前記酸化膜が存在している状態で、前記第1絶縁膜の直下および前記エピタキシャル半導体層に不純物をイオン注入する工程、
(i)前記(h)工程後、前記酸化膜を除去する工程、
(j)前記(i)工程後、前記半導体基板上に、前記ゲート電極および前記エピタキシャル半導体層を覆うように、第3絶縁膜を形成する工程、
(k)前記第3絶縁膜をエッチバックして、前記ゲート電極の側壁上に前記第1絶縁膜を介して前記第3絶縁膜からなる第2側壁絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
IPC (3件)：
H01L 21/336 ( 200 6.01)
, H01L 29/786 ( 200 6.01)
, H01L 29/78 ( 200 6.01)
H01L 29/78 616 K
, H01L 29/78 301 S
, H01L 29/78 616 T
, H01L 29/78 616 A
, H01L 29/78 301 P
出願人引用 (9件)
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審査官引用 (9件)
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