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J-GLOBAL ID：200903014040159521

半導体装置の製造方法および半導体装置

Inventor：
大西 茂夫

About 大西 茂夫


Applicant, Patent owner：
シャープ株式会社

About シャープ株式会社


Agent (1)： 青山 葆 (外1名)
Gazette classification：公開公報
Application number (International application number)：2000127349
Publication number (International publication number)：2001308288
Application date： Apr. 27, 2000
Publication date： Nov. 02, 2001
Summary：
【要約】【課題】 高集積化に対応した極微細なキャパシタを容易に形成できる半導体装置の製造方法および半導体装置を提供する。【解決手段】 半導体基板1上の層間絶縁膜2,バリア膜3にコンタクトホール2aを形成し、コンタクトホール2a内にプラグ4を形成する。次に、プラグ4上および層間絶縁膜2上にSiO2膜6を形成した後、プラグ4の上面が露出するようにSiO2膜6に凹部6aを形成する。上記凹部6aが形成されたSiO2膜6上にIr膜7を形成した後、Ir膜7をCMP法によってエッチバックすることにより凹部6a内に下部電極8を形成する。そして、SiO2膜6を下地のバリア膜3が露出するまでエッチバックし、凸状の下部電極8の表面をSBT膜9で覆い、さらにSBT膜9をIr膜10で覆って、SBT膜9,Ir膜10を同時にパターニングして、下部電極8,SBT膜9およびIr膜10で立体型キャパシタを形成する。
Claim (excerpt)：
半導体基板上に層間絶縁膜とバリア膜を順次形成する工程と、上記層間絶縁膜,バリア膜にコンタクトホールを形成して、そのコンタクトホール内にプラグを形成する工程と、上記プラグ上および上記バリア膜上に絶縁膜を形成し、上記プラグの上面が露出するように上記絶縁膜に凹部を形成する工程と、上記絶縁膜上に上記凹部を埋めるように第1導電膜を形成し、その第1導電膜を化学的機械的研磨法によってエッチバックすることにより上記凹部内に下部電極を形成する工程と、上記下部電極を形成した後、上記絶縁膜を下地の上記バリア膜が露出するまでエッチバックすることにより、上記下部電極を凸状に残す工程と、上記凸状の下部電極の表面および上記バリア膜を覆う高誘電体または強誘電体からなる誘電体膜を形成し、その誘電体膜を覆う第2導電膜を形成する工程と、上記誘電体膜と上記第2導電膜とを同時にパターニングすることによって、高誘電体または強誘電体からなるキャパシタ絶縁膜および上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (3)：
H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242
FI (2)：
H01L 27/10 451 ,  H01L 27/10 651
F-Term (16)：
5F083FR02 ,  5F083GA09 ,  5F083JA14 ,  5F083JA15 ,  5F083JA38 ,  5F083JA39 ,  5F083JA42 ,  5F083JA43 ,  5F083MA06 ,  5F083MA17 ,  5F083NA08 ,  5F083PR03 ,  5F083PR21 ,  5F083PR22 ,  5F083PR39 ,  5F083PR40
Patent cited by the Patent：
Cited by examiner (14)
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