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J-GLOBAL ID：200903017549498421

半導体装置の製造方法及び基板処理装置

Inventor：
浅井 優幸

About 浅井 優幸

, 
北山 加奈子

About 北山 加奈子


Applicant, Patent owner：
株式会社日立国際電気

About 株式会社日立国際電気


Agent (1)： 油井 透 (外2名)
Gazette classification：公開公報
Application number (International application number)：2002372915
Publication number (International publication number)：2003347298
Application date： Dec. 24, 2002
Publication date： Dec. 05, 2003
Summary：
【要約】【課題】 パーティクルを発生させず生産性を低下させることなく、基板上に形成する薄膜の平坦性を向上する。【解決手段】 半導体装置の製造方法は、第1薄膜層形成工程Aと第2薄膜層形成工程Bとを含む。第1薄膜層形成工程Aは、基板温度を成膜温度まで昇温させる基板昇温加熱の途中で、有機原料ガスを基板上に未反応のまま付着させる成膜原料供給を行なった後(202)、酸素ラジカルを基板上に供給して第1の薄膜層を形成するRPO(リモートプラズマ酸化)処理を行なう(203)。この第1薄膜層形成工程Aでは、基板上への成膜原料供給とRPO処理を複数回繰り返すとよい。第2薄膜層形成工程Bは、基板温度を成膜温度まで昇温後、熱CVD法により基板上に原料ガスを供給して成膜処理した後(205)、RPO処理して第1薄膜層上に第2の薄膜層を所定膜厚だけ形成する(206)。
Claim (excerpt)：
基板温度が熱CVD法による成膜温度よりも低い状態で、原料ガスを基板上へ付着させた後、原料ガスとは異なる反応物を基板上へ供給することにより、第1の薄膜層を形成する第1薄膜層形成工程と、基板温度を成膜温度まで昇温後、原料ガスを用いて熱CVD法により第1薄膜層上に第2の薄膜層を形成する第2薄膜層形成工程と、を有し、前記第1薄膜層形成工程と第2薄膜層形成工程とを同一の反応室内で行い、前記第1薄膜層形成工程は、第2薄膜層を形成するために原料ガスを供給する前であって、基板温度を成膜温度まで昇温させる基板昇温の途中に行うことを特徴とする半導体装置の製造方法。
IPC (2)：
H01L 21/316 ,  H01L 21/31
FI (2)：
H01L 21/316 X ,  H01L 21/31 B
F-Term (17)：
5F045AA04 ,  5F045AA08 ,  5F045AB31 ,  5F045AC08 ,  5F045AC11 ,  5F045AC16 ,  5F045BB15 ,  5F045BB17 ,  5F045EE13 ,  5F045EK27 ,  5F058BA20 ,  5F058BC03 ,  5F058BF06 ,  5F058BF27 ,  5F058BF29 ,  5F058BF36 ,  5F058BF73
Patent cited by the Patent：
Cited by applicant (10)
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Cited by examiner (7)
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