特許
J-GLOBAL ID：200903003005309969

アライメント方法、薄膜形成基板の製造方法、半導体装置の製造方法、及び電子機器の製造方法

発明者：
湯田坂 一夫

湯田坂 一夫 について

, 
田中 英樹

田中 英樹 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (3件)： 稲葉 良幸 ,  田中 克郎 ,  大賀 眞司
公報種別：公開公報
出願番号（国際出願番号）：特願2005-014517
公開番号（公開出願番号）：特開2006-114859
出願日： 2005年01月21日
公開日（公表日）： 2006年04月27日
要約：
【課題】 液相プロセスを用いてデバイスを製造する際に好適なアライメント方法を提供する。【解決手段】 液相法を用いて基板10上に機能膜12を形成する工程を含むデバイスの製造過程において、前記機能膜12が形成される基板10に、前記機能膜12以降に形成される膜13に対して形状が現れるようなアライメントマークAM1を形成し、該アライメントマークAM1を用いて前記機能膜12以降の膜13のアライメントを行なう。【選択図】 図1
請求項（抜粋）：
基板上にアライメントマークを形成し、 前記アライメントマークを含む前記基板上に液体材料を塗布し第1の膜を形成し、 前記第1の膜上に第2の膜を形成し、 前記機能膜の上方に現れた形状を利用して前記第2の膜をパターニングする、 を有することを特徴とするアライメント方法。
IPC (5件)：
H01L 21/027 ,  H01L 21/316 ,  H01L 21/336 ,  H01L 29/786 ,  H01L 21/768
FI (4件)：
H01L21/30 502M ,  H01L21/316 B ,  H01L29/78 627C ,  H01L21/90 Q
Fターム (90件)：
5F033GG04 ,  5F033HH08 ,  5F033HH17 ,  5F033HH21 ,  5F033JJ08 ,  5F033JJ17 ,  5F033JJ21 ,  5F033KK04 ,  5F033PP15 ,  5F033QQ01 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ37 ,  5F033RR21 ,  5F033SS22 ,  5F033VV15 ,  5F046EA04 ,  5F046EA13 ,  5F046EB01 ,  5F058BA11 ,  5F058BC02 ,  5F058BE10 ,  5F058BF46 ,  5F058BJ04 ,  5F110AA16 ,  5F110AA18 ,  5F110CC02 ,  5F110CC03 ,  5F110CC07 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD05 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110DD25 ,  5F110EE01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE09 ,  5F110EE14 ,  5F110EE42 ,  5F110EE43 ,  5F110EE44 ,  5F110EE45 ,  5F110FF01 ,  5F110FF02 ,  5F110FF27 ,  5F110FF35 ,  5F110GG01 ,  5F110GG02 ,  5F110GG03 ,  5F110GG04 ,  5F110GG13 ,  5F110GG15 ,  5F110GG32 ,  5F110GG42 ,  5F110GG43 ,  5F110GG44 ,  5F110GG45 ,  5F110GG47 ,  5F110HJ01 ,  5F110HJ12 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HL03 ,  5F110HL04 ,  5F110HL22 ,  5F110HL23 ,  5F110NN03 ,  5F110NN23 ,  5F110NN24 ,  5F110NN25 ,  5F110NN33 ,  5F110NN36 ,  5F110NN39 ,  5F110NN62 ,  5F110NN63 ,  5F110NN65 ,  5F110NN66 ,  5F110PP01 ,  5F110PP02 ,  5F110PP03 ,  5F110PP05 ,  5F110PP06 ,  5F110QQ01 ,  5F110QQ11 ,  5F110QQ19
引用特許：
出願人引用 (1件) 審査官引用 (19件)
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