特許
J-GLOBAL ID：200903013974810158
半導体装置及びその製造方法
発明者：
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出願人/特許権者：
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代理人 (2件)：
後藤 洋介
, 池田 憲保
公報種別：公開公報
出願番号（国際出願番号）：特願2003-036459
公開番号（公開出願番号）：特開2004-247559
出願日： 2003年02月14日
公開日（公表日）： 2004年09月02日
要約：
【課題】工程数を低減しかつ合わせの余裕を確保しつつ、下部電極の底部のみが厚いMIM型キャパシタ及びその製造方法を提供する。【解決手段】半導体基板の一主面上に形成されたメモリセル選択用MISFETと、メモリセル選択用MISFETのソース、ドレインの一方に第一の金属層を介して底部において電気的に接続された下部電極41及び下部電極41の上部に容量絶縁膜51を介して形成された上部電極61により構成される容量素子を有するメモリセルから成る半導体装置であって、下部電極41の底部での膜厚を30nm以上にする。PCM法などの高イオン化率かつ高指向性のスパッタ法を下部電極41の形成に適用し、キャパシタ底部のみを厚くする。【選択図】 図1
請求項（抜粋）：
半導体基板の一主面上に形成されたメモリセル選択用MISFETと、前記メモリセル選択用MISFETのソース、ドレインの一方に第一の金属層を介して底部において電気的に接続された下部電極及び前記下部電極の上部に容量絶縁膜を介して形成された上部電極により構成される容量素子を有するメモリセルから成る半導体装置において、
前記下部電極の底部での膜厚が30nm以上であることを特徴とする半導体装置。
IPC (2件)：
FI (1件)：
Fターム (23件)：
5F083AD24
, 5F083AD48
, 5F083AD49
, 5F083GA02
, 5F083GA06
, 5F083GA28
, 5F083JA02
, 5F083JA06
, 5F083JA14
, 5F083JA35
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083MA05
, 5F083MA06
, 5F083MA17
, 5F083MA20
, 5F083NA01
, 5F083PR18
, 5F083PR21
, 5F083PR22
, 5F083PR33
, 5F083PR40
