特許
J-GLOBAL ID：200903026883536856

半導体装置の製造方法

発明者：
荒川 隆史

荒川 隆史 について

, 
加藤 政利

加藤 政利 について

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伊藤 裕康

伊藤 裕康 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について


代理人 (1件)： 佐藤 強
公報種別：公開公報
出願番号（国際出願番号）：特願2000-337824
公開番号（公開出願番号）：特開2002-141304
出願日： 2000年11月06日
公開日（公表日）： 2002年05月17日
要約：
【要約】【課題】 半導体基板に形成した溝内に多結晶シリコンを充填するときに溝内部で“す”が発生するのを抑止すると共に、溝内に充填された多結晶シリコンに不純物を導入する場合にその不純物濃度のばらつきを抑制すること。【解決手段】 溝4内の多結晶シリコンを充填するための多結晶シリコン堆積工程(f)、(g)、(h)は3段階に別けて連続的に実行される。最初に行われる工程(f)では、不純物を含まない多結晶シリコン層6aを成膜し、次の工程(g)では、不純物添加ガスを導入することにより不純物を含んだ状態の多結晶シリコン層6bを成膜し、最後の工程(h)では、不純物を含まない多結晶シリコン層6cを成膜する。この場合、少なくとも溝4内に入り込んだ状態となる多結晶シリコン6a、6bの成膜速度は0.5nm/sec 以下となるように調整される。多結晶シリコン層6b中の不純物は、熱処理により多結晶シリコン層6a、6c中に拡散される。
請求項（抜粋）：
半導体基板上に所定形状の開口部を有した異方性エッチング処理用マスクを形成する工程と、前記マスクを用いて前記半導体基板の厚さ方向に異方性エッチングを行うことにより溝を形成する工程と、前記溝の内壁面に絶縁膜を形成する工程と、前記半導体基板の表面側に多結晶シリコン堆積膜を約0.5nm/sec 以下の成膜速度で成膜することにより前記溝内に多結晶シリコンを充填する工程とを備えたことを特徴とする半導体装置の製造方法。
IPC (7件)：
H01L 21/285 301 ,  H01L 21/285 ,  H01L 21/205 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 29/78 653 ,  H01L 21/336
FI (7件)：
H01L 21/285 301 Z ,  H01L 21/285 C ,  H01L 21/205 ,  H01L 29/78 653 A ,  H01L 27/10 625 Z ,  H01L 29/78 658 F ,  H01L 29/78 658 G
Fターム (37件)：
4M104AA01 ,  4M104BB01 ,  4M104BB40 ,  4M104CC05 ,  4M104DD08 ,  4M104DD15 ,  4M104DD16 ,  4M104DD22 ,  4M104DD45 ,  4M104DD55 ,  4M104DD78 ,  4M104FF01 ,  4M104GG20 ,  4M104HH20 ,  5F045AA06 ,  5F045AB03 ,  5F045AB32 ,  5F045AC01 ,  5F045AD09 ,  5F045AF03 ,  5F045BB04 ,  5F045DA52 ,  5F045EB13 ,  5F045EE15 ,  5F045HA03 ,  5F045HA12 ,  5F045HA16 ,  5F045HA20 ,  5F045HA22 ,  5F083AD15 ,  5F083GA27 ,  5F083JA32 ,  5F083PR03 ,  5F083PR12 ,  5F083PR21 ,  5F083PR33 ,  5F083PR39
引用特許：
出願人引用 (20件)
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審査官引用 (21件)
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