特許
J-GLOBAL ID：200903053696859029
半導体記憶装置及びこれを備えた送受信システム
発明者：
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出願人/特許権者：
代理人 (11件)：
前田 弘
, 竹内 宏
, 嶋田 高久
, 竹内 祐二
, 今江 克実
, 藤田 篤史
, 二宮 克也
, 原田 智雄
, 井関 勝守
, 関 啓
, 杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2006-216755
公開番号（公開出願番号）：特開2007-128633
出願日： 2006年08月09日
公開日（公表日）： 2007年05月24日
要約：
【課題】複数のCPUで複数のメモリを使用するシステムにおいて、1チップに複数のメモリアレイを持たせてメモリを統合する場合、各メモリアレイ毎に独立の動作が可能であり、且つCPU間でのバス調停を不要にする。【解決手段】同一メモリチップ1に複数のメモリアレイ10、20を持たせ、各メモリアレイにデータ系回路、アドレス系回路及び制御系回路を独立に持たせる。一方、チップ外部との接続をするデータ端子42、アドレス端子40及び制御端子41は各メモリアレイ10、20間で共有される。アレイ選択信号ASEL(クロック)で制御される信号選択回路3個のMUXを介して、各メモリアレイ10、20に、データ、アドレス及び制御信号を分配させる。また、前記クロックの立上りで一方のメモリアレイ10に信号を供給し、立下りで他方のメモリアレイ20に信号を供給させる。【選択図】図1
請求項（抜粋）：
複数の情報処理装置との間でデータ信号、アドレス信号及び制御信号を送受信する1チップの半導体記憶装置であって、
前記1チップ内には、不揮発性のメモリセルを複数配列して構成されるメモリアレイが複数配置され、
前記複数のメモリアレイの各々に独立して設けられた複数組のデータ端子、アドレス端子及び制御端子並びにデータ系回路、アドレス系回路及び制御系回路を有し、
前記複数のメモリアレイ間で共有され、前記チップ外部とのインターフェースである入出力バッファ部の1組のデータ端子、アドレス端子及び制御端子を有し、
前記1組のデータ端子、アドレス端子及び制御端子と、前記複数組のデータ端子、アドレス端子及び制御端子並びにデータ系回路、アドレス系回路及び制御系回路との間に配置される複数の信号選択回路とを備え、
前記複数の信号選択回路には、前記複数のメモリアレイの何れかを選択する1又は複数のアレイ選択信号が前記入出力バッファ部を介して入力され、
前記1組のデータ端子、アドレス端子及び制御端子からの信号を前記複数の信号分配回路を介して、前記複数のメモリアレイの何れかに分配する
ことを特徴とする半導体記憶装置。
IPC (1件)：
FI (1件)：
Fターム (13件)：
5B125BA01
, 5B125CA26
, 5B125DA09
, 5B125DB11
, 5B125DE02
, 5B125DE06
, 5B125EA01
, 5B125EA05
, 5B125EA07
, 5B125EF09
, 5B125EF10
, 5B125EK01
, 5B125FA02
出願人引用 (2件)
審査官引用 (12件)
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