特許
J-GLOBAL ID：200903085696188450
マーク設計システム、マーク設計方法、マーク設計プログラムおよびこのマーク設計方法を用いた半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (8件)：
三好 秀和
, 三好 保男
, 岩▲崎▼ 幸邦
, 川又 澄雄
, 中村 友之
, 伊藤 正和
, 高橋 俊一
, 高松 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2002-233927
公開番号（公開出願番号）：特開2004-077550
出願日： 2002年08月09日
公開日（公表日）： 2004年03月11日
要約：
【課題】半導体装置の各製造工程に適したマーク設計をより効率的に行う。【解決手段】複数種のマークについてのパターン情報を含むマークデータと、各製造工程の条件情報を含むプロセスデータとが少なくとも格納する記憶装置と、プロセスデータをもとに、特定した製造工程で形成される、パターニング前の基板構造をシミュレーションする第1のプロセスシミュレータと、シミュレーションされた基板構造、およびプロセスデータをもとに、特定製造工程で形成される、パターニング後の特定したマークの加工形状をシミュレーションする第2のプロセスシミュレータと、シミュレーションされたマークの加工形状から得られる、一次元もしくは二次元の検出信号波形をシミュレーションする信号波形シミュレータと、シミュレーションされた信号波形に基づき、特定した製造工程に対するマークの適性を評価する信号評価手段とを有する、マーク設計システムを提供する。【選択図】 図1
請求項（抜粋）：
複数種のマークについてのパターン情報を含むマークデータと、各製造工程の条件情報を含むプロセスデータとを少なくとも格納する記憶装置と、
前記プロセスデータをもとに、特定した製造工程で形成される、パターニング前の基板構造をシミュレーションする第1のプロセスシミュレータと、
該シミュレーションされた基板構造、および前記プロセスデータをもとに、前記製造工程で形成される、パターニング後の特定したマークの加工形状をシミュレーションする第2のプロセスシミュレータと、
該シミュレーションされたマークの加工形状から得られる、マークの検出信号波形をシミュレーションする信号波形シミュレータと、
該シミュレーションされた検出信号波形に基づき、該特定した製造工程に対するマークの適性を評価する信号評価手段とを有することを特徴とするマーク設計システム。
IPC (3件)：
G03F1/08
, H01L21/027
, H01L21/82
G03F1/08 N
, H01L21/82 D
, H01L21/30 502M
2H095BE03
, 2H095BE08
, 5F046EA30
, 5F046FA10
, 5F046FC04
, 5F064DD47
, 5F064HH06
, 5F064HH09
, 5F064HH12
