半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-294441
公開番号（公開出願番号）：特開2003-092364
出願日： 2001年09月26日
公開日（公表日）： 2003年03月28日
要約：

【要約】【課題】 CMOSプロセスで、ダイナミック型半導体記憶装置を形成し、ロジックとの混載に適したダイナミック型半導体記憶装置を実現する。【解決手段】メモリセル(MC)のワード線(WL)を形成する導電線(3)とメモリセルセルプレート電極(CP)を形成する導電線(5)を、同一配線層に形成する。メモリセルキャパシタをプレーナ型キャパシタ構造とすることにより、キャパシタ段差をなくす。

請求項（抜粋）：

行列状に配列される複数のメモリセルを備え、前記複数のメモリセルの各々は、基準電圧を受けるセルプレート電極と、記憶情報に応じた電荷を蓄積するためのストレージ電極とを有するキャパシタを有し、さらに前記複数のメモリセルの行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線を備え、前記ワード線は、前記セルプレート電極と同一配線層に形成され、さらにメモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、およびアドレス信号に従って前記複数のワード線からアドレス指定されたワード線を選択するための行選択回路を備え、前記複数のメモリセルは、選択ワード線により、対をなすビット線に同時にメモリセルのデータが読出されるように配置される、半導体記憶装置。

IPC (8件)：

H01L 21/8242 , G11C 11/401 , G11C 11/404 , G11C 11/405 , G11C 11/407 , G11C 11/409 , H01L 27/10 461 , H01L 27/108

FI (10件)：

H01L 27/10 461 , H01L 27/10 681 F , G11C 11/34 371 K , G11C 11/34 352 D , G11C 11/34 353 E , G11C 11/34 354 D , G11C 11/34 353 F , G11C 11/34 352 B , G11C 11/34 362 G , H01L 27/10 621 Z

Fターム (34件)：

5F083AD21 , 5F083JA35 , 5F083JA36 , 5F083JA37 , 5F083KA03 , 5F083LA12 , 5F083LA14 , 5F083LA16 , 5F083PR40 , 5M024AA62 , 5M024AA70 , 5M024AA91 , 5M024CC02 , 5M024CC12 , 5M024CC13 , 5M024CC22 , 5M024CC39 , 5M024CC40 , 5M024CC62 , 5M024CC70 , 5M024CC82 , 5M024GG01 , 5M024HH01 , 5M024KK08 , 5M024LL01 , 5M024LL02 , 5M024LL04 , 5M024LL05 , 5M024PP01 , 5M024PP03 , 5M024PP04 , 5M024PP05 , 5M024PP07 , 5M024PP10

引用特許：

審査官引用 (19件)

半導体記憶装置
公報種別：公開公報出願番号：特願平7-047550 出願人：株式会社東芝
半導体記憶装置
公報種別：公開公報出願番号：特願平6-260355 出願人：三菱電機株式会社
特開昭57-012483

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