特許
J-GLOBAL ID：201003019944446485
トレンチ型半導体装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (4件)：
三好 秀和
, 寺山 啓進
, 三好 広之
, 伊藤 市太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2008-229028
公開番号（公開出願番号）：特開2010-062477
出願日： 2008年09月05日
公開日（公表日）： 2010年03月18日
要約：
【課題】セルフアラインにより微細構造を実現し、オン抵抗を低減化し、破壊耐量が向上する。【解決手段】第1ベース層11の表面から形成されたトレンチ14の底面14aおよび側壁面14bに配置されたゲート絶縁膜3と、ゲート絶縁膜3上に配置され、トレンチを充填するゲート電極4と、ゲート電極4を被覆する層間絶縁膜5と、第1ベース層11の表面に配置され、トレンチの底面よりも浅く形成された第2ベース層12と、第2ベース層12の表面に配置されたソース層13と、層間絶縁膜5をマスクとして第2ベース層12内まで形成されたセルフアラインコンタクト溝15の底面15aにおいて第2ベース層12に接続され、側壁面15bにおいてソース層13に接続されたソース電極7と、第1ベース層11の裏面に配置されたドレイン層10と、ドレイン層10に配置されたドレイン電極8とを備えるトレンチ型半導体装置及びその製造方法。【選択図】図1
請求項（抜粋）：
高抵抗で第1導電型の第1ベース層と、
前記第1ベース層の表面から形成されたトレンチの底面および側壁面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置され、前記トレンチを充填するゲート電極と、
前記ゲート電極を被覆して配置された層間絶縁膜と、
前記第1ベース層の表面に配置され、前記トレンチの底面よりも浅く形成された第2導電型の第2ベース層と、
前記第2ベース層の表面に配置された第1導電型の第1主電極層と、
前記層間絶縁膜をマスクとして前記第1主電極層を貫通し、前記第2ベース層内まで形成されたセルフアラインコンタクト溝の底面において前記第2ベース層に接続され、前記セルフアラインコンタクト溝の側壁面において、前記第1主電極層に接続された第1主電極と、
前記第1ベース層の裏面に配置された第2主電極層と、
前記第2主電極層に配置された第2主電極と
を備えることを特徴とするトレンチ型半導体装置。
IPC (4件)：
H01L 29/78
, H01L 21/336
, H01L 29/739
, H01L 29/12
H01L29/78 652S
, H01L29/78 652F
, H01L29/78 653A
, H01L29/78 658C
, H01L29/78 652M
, H01L29/78 655G
, H01L29/78 652T
出願人引用 (1件)
審査官引用 (10件)
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