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J-GLOBAL ID：200903091653881640

半導体装置およびその製造方法

Inventor：
藤本 紘行

About 藤本 紘行


Applicant, Patent owner：
エルピーダメモリ株式会社

About エルピーダメモリ株式会社


Agent (4)： 棚井 澄雄 ,  高橋 詔男 ,  大房 直樹 ,  大浪 一徳
Gazette classification：公開公報
Application number (International application number)：2007247219
Publication number (International publication number)：2009081163
Application date： Sep. 25, 2007
Publication date： Apr. 16, 2009
Summary：
【課題】ゲートオーバーラップ容量を少なくすることができる半導体装置及びその製造方法を提供することを目的とする。【解決手段】半導体基板1上に形成された柱状体3と、前記柱状体3の先端側3bに形成された先端側不純物拡散領域5と、前記柱状体3の基端側3aに形成された基端側不純物拡散領域4と、前記柱状体3の外周面3cに形成されたゲート絶縁膜7と、前記先端側不純物拡散領域5を覆うように外周面3cに形成された先端側絶縁層10と、前記基端側不純物拡散領域4を覆うように外周面3cに形成された基端側絶縁層9と、前記先端側絶縁層10および前記基端側絶縁層9の間に配置されたゲート電極8と、を具備することを特徴とする半導体装置21を用いることにより、上記課題を解決できる。【選択図】図1
Claim (excerpt)：
半導体基板上に形成された柱状体と、 前記柱状体の先端側に形成された先端側不純物拡散領域と、 前記柱状体の基端側に形成された基端側不純物拡散領域と、 前記柱状体の外周面に形成されたゲート絶縁膜と、 前記先端側不純物拡散領域を覆うように前記外周面に形成された先端側絶縁層と、 前記基端側不純物拡散領域を覆うように前記外周面に形成された基端側絶縁層と、 前記先端側絶縁層および前記基端側絶縁層の間に配置されたゲート電極と、を具備することを特徴とする半導体装置。
IPC (5)：
H01L 29/78 ,  H01L 21/336 ,  H01L 21/824 ,  H01L 27/108 ,  H01L 27/105
FI (8)：
H01L29/78 301X ,  H01L29/78 653B ,  H01L29/78 658G ,  H01L29/78 658E ,  H01L29/78 658F ,  H01L27/10 671A ,  H01L27/10 621C ,  H01L27/10 448
F-Term (40)：
5F083AD06 ,  5F083AD24 ,  5F083FZ10 ,  5F083GA03 ,  5F083GA09 ,  5F083GA11 ,  5F083MA06 ,  5F083MA17 ,  5F083MA18 ,  5F083NA01 ,  5F140AA11 ,  5F140AA39 ,  5F140AC32 ,  5F140BA01 ,  5F140BB04 ,  5F140BC15 ,  5F140BE03 ,  5F140BE07 ,  5F140BF01 ,  5F140BF04 ,  5F140BF42 ,  5F140BF54 ,  5F140BG20 ,  5F140BG28 ,  5F140BG31 ,  5F140BG38 ,  5F140BG50 ,  5F140BH04 ,  5F140BH18 ,  5F140BJ27 ,  5F140BK09 ,  5F140BK13 ,  5F140BK21 ,  5F140CB04 ,  5F140CC01 ,  5F140CC03 ,  5F140CC13 ,  5F140CD10 ,  5F140CE07 ,  5F140CE20
Patent cited by the Patent：
Cited by applicant (3) Cited by examiner (9)
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