特許
J-GLOBAL ID：200903013263733266

半導体装置の製造方法と半導体装置

発明者：
井上 健剛

井上 健剛 について

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森 年史

森 年史 について

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中村 亮

中村 亮 について

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大田 裕之

大田 裕之 について

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斎木 孝志

斎木 孝志 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (2件)： 高橋 敬四郎 ,  来山 幹雄
公報種別：公開公報
出願番号（国際出願番号）：特願2003-387059
公開番号（公開出願番号）：特開2004-193585
出願日： 2003年11月17日
公開日（公表日）： 2004年07月08日
要約：
【課題】 埋め込み特性よく、剥がれを生じることの少ないSTIを製造する。【解決手段】 半導体装置の製造方法は、(a)シリコン基板表面上に研磨用ストッパ層を形成する工程と、(b)マスクを用いてシリコン基板をエッチングし、トレンチを形成する工程と、(c)トレンチ内に露出したシリコン基板表面に酸化シリコン層の第1ライナ絶縁層を形成する工程と、(d)第1ライナ絶縁層上に厚さ8nm以下の窒化シリコン層の第2ライナ絶縁層を形成する工程と、(e1)第2ライナ絶縁層上に第1のバイアスのプラズマCVDにより酸化シリコン層の第3ライナ絶縁層を堆積する工程と、(e2)第3ライナ絶縁層の画定する凹部を埋め込んで、第1のバイアスより高い第2のバイアスの高密度プラズマCVDを用いて酸化シリコン層の素子分離層を堆積する工程と、を含む。【選択図】 図1
請求項（抜粋）：
(a)シリコン基板表面上に酸化シリコン層、窒化シリコン層を含む研磨用ストッパ層を形成する工程と、 (b)マスクを用いて前記ストッパ層およびシリコン基板をエッチングし、トレンチを形成する工程と、 (c)前記トレンチ内に露出したシリコン基板表面に酸化シリコン層の第1ライナ絶縁層を形成する工程と、 (d)前記第1ライナ絶縁層上に厚さ20nm以上の窒化シリコン層の第2ライナ絶縁層を形成する工程と、 (e)前記第2ライナ絶縁層の画定する凹部を埋め込んで、プラズマCVDを用いて酸化シリコン層の素子分離層を堆積する工程と、 (f)前記ストッパ層を研磨用ストッパとし、前記素子分離層の不要部を研磨して除去する工程と、 (g)前記ストッパ層をエッチングする工程と、 を含む半導体装置の製造方法。
IPC (3件)：
H01L21/76 ,  H01L27/08 ,  H01L29/78
FI (4件)：
H01L21/76 L ,  H01L27/08 331A ,  H01L29/78 301R ,  H01L29/78 301N
Fターム (54件)：
5F032AA35 ,  5F032AA44 ,  5F032AA45 ,  5F032AA46 ,  5F032AA77 ,  5F032AA78 ,  5F032CA03 ,  5F032CA17 ,  5F032CA20 ,  5F032DA02 ,  5F032DA03 ,  5F032DA04 ,  5F032DA22 ,  5F032DA23 ,  5F032DA24 ,  5F032DA25 ,  5F032DA33 ,  5F032DA34 ,  5F032DA53 ,  5F032DA74 ,  5F048AA04 ,  5F048AA07 ,  5F048AC03 ,  5F048BB06 ,  5F048BB07 ,  5F048BE03 ,  5F048BF12 ,  5F048BF16 ,  5F048BG01 ,  5F048BG03 ,  5F048BG13 ,  5F140AA16 ,  5F140AA24 ,  5F140AB03 ,  5F140AC01 ,  5F140BA01 ,  5F140BE07 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BG08 ,  5F140BH15 ,  5F140BJ08 ,  5F140BJ11 ,  5F140BJ27 ,  5F140BK02 ,  5F140BK13 ,  5F140BK21 ,  5F140CB04 ,  5F140CB08 ,  5F140CB10 ,  5F140CC01 ,  5F140CC02 ,  5F140CC04
引用特許：
出願人引用 (4件)
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審査官引用 (8件)
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