特許
J-GLOBAL ID：200903056860678960

半導体記憶装置

発明者：
相川 忠雄

相川 忠雄 について

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鈴木 孝章

鈴木 孝章 について

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佐藤 靖治

佐藤 靖治 について

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小林 広之

小林 広之 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平10-248819
公開番号（公開出願番号）：特開2000-076891
出願日： 1998年09月02日
公開日（公表日）： 2000年03月14日
要約：
【要約】【課題】 本発明は、多ビット出力による高速化に対応すると共に、冗長効率を下げることなく、記憶容量の増加に伴うチップ面積の増大を最小限におさえることができる半導体記憶装置を提供することを目的とする。【解決手段】 行方向及び列方向のマトリクス状に配置された複数のメモリセルアレイ1〜16を有し、該メモリセルアレイの外部には、サブワードデコーダにより選択された所定のメモリセルから読み出されるデータを受け取り、保持するセンスアンプ列17〜20が配置された半導体記憶装置において、行単位に、該メモリセルアレイのデータバスの欠陥を救済するための冗長メモリセルアレイ41〜44を具備することを特徴とする。
請求項（抜粋）：
行方向及び列方向のマトリクス状に配置された複数のメモリセルアレイを有し、該メモリセルアレイの外部には、サブワードデコーダにより選択された所定のメモリセルから読み出されるデータを受け取り、保持するセンスアンプが配置された半導体記憶装置において、該メモリセルアレイは、データバスの欠陥を救済するための冗長メモリセルを具備する第1のメモリセルアレイと、該冗長メモリセルを具備しない第2のメモリセルアレイにて構成されることを特徴とする半導体記憶装置。
IPC (5件)：
G11C 29/00 603 ,  G11C 11/407 ,  G11C 11/401 ,  H01L 27/108 ,  H01L 21/8242
FI (4件)：
G11C 29/00 603 Z ,  G11C 11/34 354 D ,  G11C 11/34 371 D ,  H01L 27/10 681 E
Fターム (18件)：
5B024AA07 ,  5B024BA17 ,  5B024BA18 ,  5B024CA16 ,  5B024CA17 ,  5B024CA21 ,  5F083AD00 ,  5F083LA03 ,  5F083LA04 ,  5F083LA05 ,  5F083ZA10 ,  5L106AA01 ,  5L106CC04 ,  5L106CC13 ,  5L106CC16 ,  5L106CC21 ,  5L106FF04 ,  5L106FF05
引用特許：
出願人引用 (4件)
  • 特開平3-080500
  • 半導体集積回路
    公報種別：公開公報   出願番号：特願平4-051308   出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
  • 特開平4-243099
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審査官引用 (17件)
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平8-329532   出願人：株式会社東芝
  • 特開平3-080500
  • 再同期化回路及び方法
    公報種別：公開公報   出願番号：特願平9-329225   出願人：モノリシック・システム・テクノロジー・インコーポレイテッド
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