特許
J-GLOBAL ID：200903076016313620
半導体装置およびその製造方法
発明者：
,
,
,
出願人/特許権者：
代理人 (1件)：
徳丸 達雄
公報種別：公開公報
出願番号（国際出願番号）：特願2005-201425
公開番号（公開出願番号）：特開2005-328079
出願日： 2005年07月11日
公開日（公表日）： 2005年11月24日
要約：
【課題】 リーク電流を減少させ、かつ容量値を増加させることのできる薄膜キャパシタを提供する。【解決手段】 上部電極3および下部電極1は、TiN,Ti,W,WN,Pt,Ir,Ruの金属窒化物中から選ばれる少なくとも1つの材料から成り、容量絶縁膜2は、原子層成長(Atomic Layer Deposition:以下ALDという)法により形成したZrO2 、HfO2 、(Zrx ,Hf1-x )O2 (0<x<1)、(Zry ,Ti1-y )O2 (0<y<1)、(Hfz ,Ti1-z )O2 (0<z<1)あるいは(Zrk ,Til ,Hfm )O2 (0<k,l,m<1かつk+l+m=1)の少なくとも1つから選ばれる材料から成る。【選択図】 図1
請求項（抜粋）：
同一チップにロジック部とDRAM部とを形成したロジック混載DRAMであって前記ロジック部がゲート電極およびソース/ドレイン拡散層領域からなる第1トランジスタを有し前記DRAMがゲート電極およびソース/ドレイン拡散層領域からなる第2トランジスタとMIM(Metal-Insulator-Metal)キャパシタとを有するロジック混載DRAMとしての半導体装置の製造方法であって、前記第1トランジスタのソース/ドレイン拡散層領域と前記第2トランジスタのソース/ドレイン拡散層領域にシリサイド層を形成し、前記第2トランジスタのシリサイド層と前記MIMキャパシタの金属下部電極を接続する金属プラグを形成し、前記金属下部電極上に容量絶縁膜であるZrO2 、HfO2 、(Zrx ,Hf1-x )O2 (0<x<1)、(Zry ,Ti1-y )O2 (0<y<1)、(Hfz ,Ti1-z )O2 (0<z<1)あるいは(Zrk ,Til ,Hfm )O2 (0<k,l,m<1かつk+l+m=1)の少なくとも1つから選ばれる材料を原子層成長法(Atomic Layer Deposition)により形成し、前記容量絶縁膜上に金属上部電極を形成することを特徴とする半導体装置の製造方法。
IPC (2件)：
FI (5件)：
H01L27/10 651
, H01L27/10 615
, H01L27/10 621B
, H01L27/10 621C
, H01L27/10 621Z
5F083AD14
, 5F083AD24
, 5F083AD42
, 5F083AD48
, 5F083AD56
, 5F083GA06
, 5F083JA02
, 5F083JA06
, 5F083JA35
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083JA53
, 5F083MA06
, 5F083MA17
, 5F083MA20
, 5F083PR21
, 5F083PR33
, 5F083ZA12
