特許
J-GLOBAL ID：200903084784143559

半導体装置およびその製造方法

発明者：
高木 一考

高木 一考 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (5件)： 三好 秀和 ,  岩▲崎▼ 幸邦 ,  伊藤 正和 ,  高橋 俊一 ,  高松 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2008-013721
公開番号（公開出願番号）：特開2009-176930
出願日： 2008年01月24日
公開日（公表日）： 2009年08月06日
要約：
【課題】半導体素子自身に気密性を有することができ、ゲート電極表面を耐湿性保護膜で覆う必要がなくなり、半導体素子のゲート容量が低減され、高周波特性および利得が向上する。【解決手段】基板10の第1表面に配置され,複数のフィンガーを有するゲート電極24,ソース電極26およびドレイン電極22と、ゲート電極,ソース電極およびドレイン電極ごとに複数のフィンガーを束ねて形成したゲート端子電極G1〜G4,ソース端子電極S1〜S5およびドレイン端子電極Dと、ゲート電極,ソース電極およびドレイン電極の下部,ゲート電極とソース電極間,ゲート電極とドレイン電極間の基板上に配置された活性領域と、活性領域,ゲート電極,ソース電極およびドレイン電極上に空洞部を介して配置され,活性領域,ゲート電極,ソース電極および前レイン電極を気密封止する封止層30とを備える半導体装置およびその製造方法。【選択図】図1
請求項（抜粋）：
基板と、 前記基板の第1表面に配置され、それぞれ少なくとも1以上のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、 前記基板の第1表面に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、 前記ゲート電極、前記ソース電極および前記ドレイン電極の下部、前記ゲート電極と前記ソース電極間、前記ゲート電極と前記ドレイン電極間の前記基板上に配置された活性領域と、 前記ソース端子電極に接続されたヴィアホールと、 前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極上に空洞部を介して配置され、前記活性領域、前記ゲート電極、前記ソース電極および前記ドレイン電極を気密封止する封止層と を備えることを特徴とする半導体装置。
IPC (4件)：
H01L 21/338 ,  H01L 29/812 ,  H01L 29/786 ,  H01L 23/48
FI (7件)：
H01L29/80 G ,  H01L29/78 616T ,  H01L29/78 626C ,  H01L29/78 619A ,  H01L29/78 617K ,  H01L29/80 Q ,  H01L23/48 H
Fターム (35件)：
5F102FA00 ,  5F102GA18 ,  5F102GB02 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ04 ,  5F102GJ05 ,  5F102GJ06 ,  5F102GJ10 ,  5F102GS09 ,  5F102GV05 ,  5F102GV06 ,  5F102GV07 ,  5F102GV08 ,  5F110AA14 ,  5F110AA21 ,  5F110BB12 ,  5F110DD04 ,  5F110EE02 ,  5F110EE03 ,  5F110EE14 ,  5F110EE24 ,  5F110GG29 ,  5F110GG44 ,  5F110HK03 ,  5F110HK04 ,  5F110HK21 ,  5F110HM04 ,  5F110NN03 ,  5F110NN04 ,  5F110NN22 ,  5F110NN23 ,  5F110NN24
引用特許：
出願人引用 (4件)
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審査官引用 (11件)
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