特許
J-GLOBAL ID：200903091049256680
強誘電体メモリ装置及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (10件)：
前田 弘
, 小山 廣毅
, 竹内 宏
, 嶋田 高久
, 竹内 祐二
, 今江 克実
, 藤田 篤史
, 二宮 克也
, 原田 智雄
, 井関 勝守
公報種別：公開公報
出願番号（国際出願番号）：特願2004-355243
公開番号（公開出願番号）：特開2005-094038
出願日： 2004年12月08日
公開日（公表日）： 2005年04月07日
要約：
【課題】 強誘電体キャパシタの容量絶縁膜に水素が侵入する事態の確実な防止と、強誘電体メモリ装置の微細化との両立を図る。 【解決手段】 強誘電体メモリ装置は、半導体基板100上の第1の層間絶縁膜105の上に順次形成された下部電極109、強誘電体膜よりなる容量絶縁膜及112び上部電極113を有し、ワード線方向及びビット線方向に配置された複数の強誘電体キャパシタを備えている。ワード線方向に並ぶ複数の強誘電体キャパシタの下部電極109同士の間には第1の絶縁性水素バリア膜111が埋め込まれている。下部電極109及び第1の絶縁性水素バリア膜111の上には、ワード線方向に並ぶ複数の強誘電体キャパシタに共通の容量絶縁膜112が形成され、該共通の容量絶縁膜112の上には、ワード線方向に並ぶ複数の強誘電体キャパシタに共通の上部電極113が形成され、該共通の上部電極113の上には第2の絶縁性水素バリア膜115が形成されている。【選択図】 図1
請求項（抜粋）：
半導体基板上の層間絶縁膜の上に順次形成された下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極を有し、ワード線方向及びビット線方向に配置された複数の強誘電体キャパシタを備えた強誘電体メモリ装置であって、
複数の前記上部電極を覆うように設けられた第1の水素バリア膜を備え、
前記第1の水素バリア膜は、ワード線方向及びビット線方向のうちの一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列のうち、ワード線方向及びビット線方向のうちの他方向に隣り合う一対のキャパシタ列を覆うように形成されていることを特徴とする強誘電体メモリ装置。
IPC (1件)：
FI (1件)：
Fターム (14件)：
5F083FR02
, 5F083JA02
, 5F083JA15
, 5F083JA17
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083JA43
, 5F083JA56
, 5F083MA05
, 5F083MA06
, 5F083MA17
, 5F083NA01
, 5F083PR23
出願人引用 (11件)
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審査官引用 (10件)
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