特許
J-GLOBAL ID：201003076627674557
半導体素子の製造方法、積層構造体の製造方法、半導体ウエハおよび積層構造体。
発明者：
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出願人/特許権者：
代理人 (3件)：
藤村 元彦
, 高野 信司
, 永岡 重幸
公報種別：公開公報
出願番号（国際出願番号）：特願2008-327478
公開番号（公開出願番号）：特開2010-153450
出願日： 2008年12月24日
公開日（公表日）： 2010年07月08日
要約：
【課題】LLO法によらず、より簡便な方法で成長用基板の剥離を行うことが可能な半導体発光素子の製造方法を提供する。【解決手段】半導体エピタキシャル層の成長温度よりも低い成長温度で、V/III比が3000以上となるようにV族原料とIII族原料を供給して、成長用基板上にIII族窒化物からなる下地層を形成する。次に下地層上に互いに異なる成長速度でIII族窒化物の成長を行う第1ステップおよび第2ステップを交互に複数回実施して内部に複数の空孔を含む空洞含有層を長用基板上に形成する。次に空洞含有層の上に半導体エピタキシャル層をエピタキシャル成長させる。次に半導体エピタキシャル層に支持基板を接着する。空洞含有層を起点として成長用基板を剥離する。【選択図】図2
請求項（抜粋）：
成長用基板上にIII族窒化物系化合物半導体からなり、かつ、層内に点在する柱状構造体と空洞とを含む空洞含有層を形成する工程と、
前記空洞含有層の上に、III族窒化物系化合物半導体エピタキシャル層を形成する工程と、
前記III族窒化物系化合物半導体エピタキシャル層の上に支持基板を接着する工程と、
前記空洞含有層を境界面として前記III族窒化物系化合物半導体エピタキシャル層から成長用基板を除去する工程と、を含むことを特徴とする半導体素子の製造方法。
IPC (5件)：
H01L 33/32
, H01L 21/205
, C23C 16/30
, C23C 16/01
, H01S 5/323
H01L33/00 C
, H01L21/205
, C23C16/30
, C23C16/01
, H01S5/323 610
4K030AA11
, 4K030AA13
, 4K030BA08
, 4K030BA11
, 4K030BA38
, 4K030BB02
, 4K030CA04
, 4K030CA12
, 4K030DA08
, 4K030FA10
, 4K030JA01
, 4K030JA06
, 4K030JA10
, 4K030LA18
, 5F041AA33
, 5F041CA04
, 5F041CA40
, 5F041CA65
, 5F041CA77
, 5F045AA04
, 5F045AB09
, 5F045AB14
, 5F045AC08
, 5F045AD08
, 5F045AD09
, 5F045AD10
, 5F045AD12
, 5F045AD13
, 5F045AD14
, 5F045AD15
, 5F045AF04
, 5F045AF09
, 5F045CA10
, 5F045DA53
, 5F045DA63
, 5F173AH22
, 5F173AP06
, 5F173AP23
, 5F173AQ02
, 5F173AQ03
, 5F173AR72
出願人引用 (1件)
審査官引用 (11件)
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