特許
J-GLOBAL ID：201003088380139554
半導体装置の製造方法
発明者：
,
,
出願人/特許権者：
代理人 (2件)：
高橋 敬四郎
, 来山 幹雄
公報種別：公開公報
出願番号（国際出願番号）：特願2009-034259
公開番号（公開出願番号）：特開2010-192609
出願日： 2009年02月17日
公開日（公表日）： 2010年09月02日
要約：
【課題】nMOSFETのソース/ドレイン領域にはSiGeを埋め込まず、pMOSFETのソース/ドレイン領域にのみSiGeを再現性よく埋め込むことが可能な製造方法を提供する。【解決手段】第1活性領域12と交差する第1ゲート電極21、及び第2活性領域13と交差する第2ゲート電極22を形成し、第1及び第2ゲート電極を覆うように、第1キャップ膜35を形成する。第1活性領域上の第1キャップ膜35を、エッチングして除去する。半導体基板全面に、第2キャップ膜を形成37する。第2活性領域上の第2キャップ膜37を第2マスクパターンで覆い、第1活性領域上の第2キャップ膜37をエッチングして除去する。第2活性領域を第1及び第2キャップ膜で覆った状態で、第1活性領域において、ソース/ドレイン領域をエッチングすることにより、凹部を形成する。凹部内を、埋込部材で埋め込む。【選択図】図1-7
請求項（抜粋）：
半導体基板の表層部に、第1の活性領域及び第2の活性領域を画定する素子分離絶縁膜を形成する工程と、
前記半導体基板の上に、前記第1の活性領域と交差し、相互に間隔を隔てて配置された少なくとも2つの第1のゲート電極、及び前記第2の活性領域と交差し、相互に間隔を隔てて配置された少なくとも2つの第2のゲート電極を形成する工程と、
前記第1のゲート電極及び前記第2のゲート電極を覆うように、前記半導体基板の上に、第1のキャップ膜を形成する工程と、
前記第2の活性領域上の前記第1のキャップ膜を、第1のマスクパターンで覆う工程と、
前記第1のマスクパターンをエッチングマスクとして、前記第1の活性領域上の前記第1のキャップ膜をエッチングして除去し、その後、前記第1のマスクパターンを除去する工程と、
前記第1のマスクパターンを除去した後、前記第2の活性領域においては、前記第1のキャップ膜の上に、前記第1の活性領域においては、前記第1のゲート電極を覆うように前記半導体基板の上に、第2のキャップ膜を形成する工程と、
前記第2の活性領域上の前記第2のキャップ膜を、第2のマスクパターンで覆う工程と、
前記第2のマスクパターンをエッチングマスクとして、前記第1の活性領域上の前記第2のキャップ膜をエッチングして除去する工程と、
前記第2の活性領域を前記第1及び第2のキャップ膜で覆った状態で、前記第1の活性領域において、前記第1のゲート電極の各々の両側の前記半導体基板の表層部をエッチングすることにより、凹部を形成する工程と、
前記凹部内を、前記半導体基板とは格子定数の異なる半導体材料からなる埋込部材で埋め込む工程と、
前記第2の活性領域において、前記第2のゲート電極の各々の両側に不純物を注入することにより、ソース及びドレインを形成する工程と
を有する半導体装置の製造方法。
IPC (4件)：
H01L 21/823
, H01L 27/092
, H01L 29/423
, H01L 29/49
H01L27/08 321E
, H01L27/08 321D
, H01L29/58 G
4M104BB01
, 4M104BB36
, 4M104CC05
, 4M104DD43
, 4M104DD50
, 4M104EE09
, 4M104EE14
, 4M104FF13
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 5F048AB03
, 5F048AC03
, 5F048BA01
, 5F048BA14
, 5F048BB04
, 5F048BB05
, 5F048BB08
, 5F048BB11
, 5F048BB13
, 5F048BB14
, 5F048BB16
, 5F048BC01
, 5F048BC05
, 5F048BC06
, 5F048BC15
, 5F048BC18
, 5F048BD01
, 5F048BD04
, 5F048BE03
, 5F048BF06
, 5F048BF07
, 5F048BF11
, 5F048BF16
, 5F048BG13
, 5F048BH07
, 5F048DA25
, 5F048DA27
, 5F048DA30
